JPS6093970A - 位相差利用テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 この発明は位相差利用テスト回路に関し、たとえば１チ
ツプマイクロプロセツサを用いた電子機器などにおいて
、２つの入力信号のそれぞれの位相差を利用してテスト
モードを設定するような位相差利用テスト回路に関する
。

先行技術の説明 最近では、各種電子機器において１チツプマイクロプロ
セツサが用いられている。このような１チツプマイクロ
プロセツサを用いた電子機器において、回路動作をテス
トするためにはテスト端子を設け、そこにテスト信号を
与えてテストを行なう必要があった。したがって、テス
ト端子の設けられていない装置においては通常の動作状
態においてテストをしなければならず、有効なテスト動
作を行なうことができなかった。

発明の目的 それゆえに、この発明の主たる目的は、テスト端子が設
けられておらずテスト信号によってテストモードを設定
できない場合であっても、２つの入力信号の位相差を利
用してデストモードを設定し得る位相差利用テスト回路
を提供することである。

発明の構成 この発明を要約すれば、位相差の異なる２つの入力信号
の一方によって第１のフリップフロップをセットしかつ
第２の入力信号によってリセットし、この第１の７リツ
プフロツプがセラ１−されている期間だけ計数手段によ
ってクロックパルスを計数し、計数手段の計数出力に基
づいて任意の時刻に第２のフリップ７０ツブをセラ］〜
しかつリセットし、この第２の７リツプフロツプの出力
をテストモード信号として利用するようにした位相差利
用テスト回路である。

この発明の上述の目的およびその他の目的と特徴は以下
に図面を参照して行なう訂細な説明から第１図はこの発
明の一実施例の電気回路図である。まず、第１図を参照
してこの発明の一実ｆ１１！例の構成について説明する
。入力端子１，２にはそれぞれ位相差の異なる入力信号
が与えられる。この２つの入力信号はＥＸＯＲゲート３
およびＥＸＮＯＲゲート４のそれぞれの２つの入力端子
に与えられる。ＥＸＯＲゲート３の出力は第１の７リツ
プフロツプ５のセラ１へ入力端に与えられ、ＥＸＮＯＲ
ゲート４の出力はＯＲゲート６を介してフリップ７０ツ
ブ５のリセット入力端に与えられる。

また、フリップフロップ５のクロック入力端には入力端
子７に与えられたりａツクパルスが与えられる。したが
って、フリップ７０ツブ５は２つの入力信号のうちのい
ずれか一方がハイレベルに立上がりかつクロックパルス
がローレベルに立下がるタイミングでセットされ、他方
の入力信号がハイレベルに立上がりかつクロックパルス
の立下がるタイミングでリセットされる。

フリップフロップ５のＱ出力はＡＮＤゲート８の一方入
力端に与えられ、他方入力端にはクロックパルスが与え
られる。したがって、ＡＮＤゲート８はフリップ７０ツ
ブ５のＱ出力によってそのゲートが開かれ、クロックパ
ルスを出力してタイマ回路１０に与える。タイマ回路１
０の計数出力信号はプログラマブルロジックアレイ（Ｐ
ＬＡ＞回路１１に与えられる。プログラマブルロジック
アレイ回路１１はタイマ回路１０のＩＩＩ数出力に基づ
いて、任意の時刻にセット信号１２およびリセット信号
１３を出力する。プログラマブルロジックアレイ回路１
１からのセット信号１２は第２のフリップ７０ツブ１４
のセット入力端に与えられ、リセット信号１３はＯＲゲ
ート１５の一方入力端を介してフリップフロップ１４の
リセッ！へ入力端に与えられる。

フリップフロップ１４のクロック入力端にはクロックパ
ルスが与えられる。そして、フリップフロップ１４のＱ
出力は出力端子１６に導かれる。

なお、リセット入力端子９にはリセット信号が与えられ
、このリセット（１！ｉ号はＯＲゲート６を介してフリ
ップ７０ツブ５をリセットするとともに、ＯＲゲート１
５を介してフリップフロップ１４をリセットし、さらに
タイマ回ｍｉｏもリセットす５− る。

第２図は第１図の動作を説明するためのタイミング図で
ある。次に、第２図を参照して第１図に示す位相差利用
テスト回路の動作について説明する。ＥＸＯＲゲート３
は２つの入力信号のうちのいずれか一方がハイレベルに
立上がるとハイレベル信号をフリップフロップ５のセッ
ト入力端に与える。フリップ７０ツブ５はセット入力端
がハイレベルになりかつクロックパルスの立下がるタイ
ミングでセットされ、そのＱ出力をハイレベルにする。

このために、ＡＮＤゲート８のゲートが開かれ、クロッ
クパルスがタイマ回路１０に与えられる。タイマ回路１
０はクロックパルスを順次計数する。一方、ＥＸＮＯＲ
ゲート４は他方の入力信号がハイレベルに立上がるとＯ
Ｒゲート６を介してフリップフロップ５にリセット信号
を与える。

フリップフロップ５はリセット信号がハイレベルになり
かつクロックパルスの立下がるタイミングでリセットさ
れ、そのＱ出力をローレベルにする。

すると、ＡＮＤゲート８はゲートを閉じ、タイマ６− 回路１０にクロックパルスを与えなくする。タイマ回路
１ｏはフリップフロップ５がセラ］−されている期間の
間に入力されたクロックパルスを計数し、その計数出力
信号をプログラマブルロジックアレイ回路１１に与える
。プログラマブルロジックアレイ回路１１はタイマ回路
１０の引数出力に基づいて、第２図に示すように任意の
時刻にセット信号１２とリセット信号１３とを出力する
。すると、第２のフリップフロップ１７１ＧＪセット信
号１２によりセットされかつリセッ）・信号１３ににリ
リセットされる。したがって、フリップ７０ツブ１４は
セット信号１２が入力されてからリセット信号１３が入
力されるまでの間セラ１〜され、ぞのＱ出力から出力端
子１６にテストモード信号を出力する。

なお、フリップフロップ５，１４ならびにタイマ回路１
０は入力端子９に入力されたリセット信号によってリセ
ットされる。

前述の第１図に示した位相差テスト利用回路は、第２図
に示す入力信号１　ａ３よび２のＪ：うにその位相差が
複数のクロック期間あるものにのみ適用可能であって、
第２図の入力信号１′および２−に示すようにその位相
差が１クロツクパルス内しかないようなものにおいては
テストモード信号を出力することができない。

発明の効果 以上のように、この発明によれば、第１の入力信号によ
って第１の７リツプフロツブをセットしかつ第２の入力
信号によってリセットし、第１のフリップフロップがセ
ットされている期間だけ計数手段によってクロックパル
スを計数し、この計数手段の計数出力に基づいて任意の
時刻にセット信号とリセット信号を出力し、このセット
信号とリセット信号とに基づいて第２の７リツプフロツ
ブをセットし、このフリップ７０ツブのセット期間内に
テストモード信号を出力するようにしたので、テストモ
ードを設定するための端子を備えていないような装置で
あっても、２つの入力信号の位相差を利用してテストモ
ードを設定でき、有効なテスト動作を行なうことができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図は第１図に示す位相差利用テスト回路の動作を説明す
るためのタイミング図である。 図において、１．２は入力端子、３はＥＸＯＲゲート、
ｌ；ｔＥＸＮＯＲゲート、５１；［１（７）７！Ｊツブ
フロツプ、７はクロックパルス入力端子、８はＡＮＤゲ
ート、１０はタイマ回路、１１はプログラマブルロジッ
クアレイ回路、１４は第２のフリップフロップを示す。 ９−

Claims (1)

1. 【特許請求の範囲】 第１および第２の入力信号の位相差を利用しテストモー
   ドを設定する位相差利用テスト回路であって、 前記第１の入力信号によってセットされかつ前記第２の
   入力信号によってリセットされる第１の７リツプフロツ
   プ、 前記第１のフリップ７０ツブがセットされたことに応じ
   てクロックパルスを計数する計数手段、前記計数手段の
   計数出力に基づいて、任意の時刻にセット信号とリセッ
   ト信号とを出力する信号出力手段、および 前記信号出力手段からのセット信号によってセットされ
   かつリセット信号によってリセットされ、その期間にテ
   ストモード信号を出力する第２のフリップ７０ツブを備
   えた、位相差利用テスト回路。