JPS6094538A - デ−タ二重誤り検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はディジタルオーディオディスク（ＤＡＤ）プ
レーヤにおいて用いられるデータ二重誤り検出方法に関
する。

（背切技術〕 ＤＡＤシステムにおいては、ディスクに最初からある欠
陥、取扱い中に生じたディスクの欠陥。

再生メカニズムの変動や乱れ等の原因で、データ誤りが
発生リ−る。このデータ誤りを放置しておくことは、音
楽信号再生上極めて好ましくなく、したがって、ＤΔＤ
ブレー（７においては、このデータ誤りを検出し、訂正
でる回路が不可欠である。

さて、このデータ誤りを検出する方法として、リードソ
ロモン符号による方法が知られている。

以下、この方法について説明する。まず、ディスクには
音楽信号データと共に、予め誤り訂正用データを記録す
る。第１図はディスクに各データが記録されているとこ
ろを示す概略図であり、この図に承り一例においては、
１フレームＦｒ　（誤り訂正のためのデータ単位）が信
号データＷＯ−Ｗ２７（各８ビツト）と、誤り訂正用デ
ータＰ　Ｏ〜Ｐ３（各８ピツｌ−）ど、同期パターン５
ＹＮＣとから構成されている。（なお、実際のディスク
では、これらに加えてコン１〜ロールデータ、前記誤り
訂正用データＩ）　０〜１）３とは更に別の誤り」圧用
データが、記録されでいるが、ここでは説明を簡略化す
るために省略している。また、これら各データはＥ　Ｆ
　Ｍ　（Ｅ　ｉｇｈｔ　ｔｏ　Ｆ　ｏｕｒｔｅｅｎ　Ｍ
　ｏｄｕｌａｔｌｏｎ）方式により変調されてディスク
に記録されている。）そして、誤り■１正川データＰＯ
−Ｐ３の８値は各々次の式を満足するように設定されて
いる。

・・・・・・（１） なお、この（１）式におけるαはＦ（Ｘ）＝Ｘ’十Ｘ＋
Ｘ十Ｘ＋１を法とする原始光である。

次に、再生時においては第１図に示す各データＷＯ−Ｗ
２７およびＰＯ〜Ｐ３を各々読出し、この読出した各デ
ータに基づいて次の演算によってシンドローム５ｏ−８
３をめる。

・・・・・・（２） そして、このシンドロームＳＯ〜Ｓ３の８値に基づいて
、以下のようにしてデータＷＯ〜Ｗ２７゜ＰＯ−Ｐ３の
誤りの有無の判定、検出および訂正を行う。

なお、このリードソ１」セン符号法においては信号デー
タＷＯ〜Ｗ２７と、誤り訂正用データＰＯ〜Ｐ３とを全
く区別しない。すなわち、誤り訂正用データＰＯ−Ｐ３
は、実質的には信号データＷＯ〜Ｗ２７に続く仮想的な
信号データＷ２８〜Ｗ３１と見做すことができ、したが
って誤り訂正用データＰＯ−Ｐ３の誤りも検出すること
ができる。

そして、データＰＯ〜Ｐ３の誤り【よ各々、データＷ２
８〜Ｗ３１の誤りとして認識し１尋る。例え番、ｔ′、
３０番目のデータＷ２９が誤りであると検出さ１また場
合は、誤り訂正用データＰ１が誤って（′Ｘることを意
味する。

■　誤りの有無の判定 なる式が成立するか否かを調べる。成立すればデータｗ
ｏ〜Ｗ２７．ＰＯ〜Ｐ３のいずれにも誤りがなく、成立
しな（〕ればデータＷＯ〜Ｗ２７゜ＰＯ−Ｐ３の内の１
つあるいは複数に誤りがある。

■　単−誤りの検出 いま仮に第ｊ番目のデータＷｊのみに誤りがあるとする
と、 なる式が成立りる。ただし、この式においてＥｊは正し
いデータＷｊ　（以下、この正しいデータＷｊを＜Ｗｊ
＞と配す）とディスクから読み出されたデータＷｊとの
差（′？１′なわち、データ誤差であり、誤りパターン
ともいう）である。この（４）式から、次の式が１−１
られる。

５１２＝ＳＯ−８２・・・・・・（５）８２２　＝Ｓ１
・Ｓ３　・・・・・・（６）また、データＷｊに誤りか
めれば、 ＳＯ≠０　・・・・・・（７） Ｓ１≠Ｏ・・・・・・（８） Ｓ２≠０　・・・・・・（９） Ｓ３≠０　・・・・・・（１０） なる式が成立する。したがって、上記（５）〜（１０）
式が成立するか否かを調べ、いずれも成立すれば、デー
タＷｊのみに誤りがあることが検出される。この場合、
そのデータ誤差Ｅｊ（まシンドロームＳＯである。

■　単−誤りの訂正 前記（４）式から、 Ｓｌ／Ｓｏ　−α３　・・・　・・・　く　１１　）な
る式が導かれる。し１＝かって、この（１１）式左辺の
演算を行い、その演篩結果を数値変換することにより、
誤りデータの位置ｊが検出される。

そこで、ディスクから読み出されたデータＷｊ４こデー
タ誤差Ｅ’ｊ＝ＳＯを加算し、正しいデータ＜Ｗｊ　＞
を得る。

Ｗｊ　＋Ｅｊ　−＜Ｗｊ　＞　・・・・・・（１２）■
　二重誤りの検出 いま仮にデータＷｋとＷＪとに誤りがあるとすると、 なる式が成立する。ただし、この（１３）式において、
Ｅｋ、ＥＪは各々テ“−タＷｋ　、ＷＪのデータ誤差で
ある。この（１３）式から次の式が得られる。

５１２−Ｉ　５Ｏ−８２・・・・・・（１４）また、こ
の例の場合、 ０≦に、１≦３１　・・・・・・（１６）ｋ≠ｊ　・・
・・・・（１７） なる式が成立りる。なおここで、ｋ、Ｊ＝２８〜３１は
前述したＪ、うに誤りｔ］正圧用−タＰＯ−Ｐ３に誤り
がある場合である。

しかして、上記第（１４）式、第（１５）式の右辺の値
をシンドロームＳＯ〜Ｓ３からめ、次いで上記（１４）
〜（１７）式を満足するに、Ｊの組をめる。このに、Ｊ
の組がまれば、データＷｋ　、ＷＪに各々誤りがあるこ
とになり、一方、求まらず、かつ誤りがあり、しかもそ
れカー単−誤りでないならば、データＷＯ−Ｗ２７．Ｐ
Ｏ〜Ｐ３に３個以上の誤りがあることになる。なお、シ
ンドローム５ｏ−３３によっては、三重誤り以上の誤り
データ位置の検出は不可能である。

■　二重誤りの訂正 データＷｋ　、ＷＪに各々誤りがある場合、各データ誤
差Ｅｋ、ＥＪを各々次式に基づいてめる。

・・・・・・　（１８） 次に、上記■の過程によって検出されたに、Ｊの値に対
応するデータＷｋ　、Ｗ、ｆに各々、データ誤差Ｅｋ、
ＥＪを加算し、 Ｗｋ　＋　Ｅｋ　−＜Ｗｋ　＞　・・・・・・　（１９
）ＷＪ＋Ｅノ＝〈ＷＪ〉・・・・・・（２０）これによ
り、正しいデータ＜Ｗｋ　＞　、＜ＷＪ　）を得る。

以上がリードソロモン符号によるデータ誤りの検出およ
び訂正方法である。

そして、この発明は、特に上記「■二重誤りの検出」の
際に用いられる二重誤り検出方法に関する。

従来、この二重誤りの検出にＣ３いては、まず前記第（
１／Ｉ）、第（１５）式の心変の値（各々Ｄ１、Ｄ２ど
りる）をシンドロームＳＯ〜Ｓ３からめ、次いＣ１ α２＋α’＝Ｄ１　・・・　（１４’　）Ｃ３・Ｃ１−
Ｄ２・・・（１５’） なる２式を解くことににつてＣ５，α久をめ、この♂、
α１から１（、ｊの１１白をめていｌこ。しかしながら
、このような方法にあっては、特に上記（１４’　）、
（１５’　）式を解くため複雑なハードウェアが必要ど
なり、また、プログラムによって解く場合においてはス
テップ数が多くなり、時間ががかり過ぎるという問題が
あった、。

〔発明の目的〕

この発明は上記問題点に鑑み、データ二重誤りの検出を
、短時間で、かつ、最小限のハードウェア構成によって
行うことができるデータ二重誤り検出方法を捉供するこ
とを目的としている。

〔発明の特徴〕

この発明は、 ＜ａ　＞　シンドロームＳＯ〜Ｓ３を算出する第１の過
程と、 （ｂ）　前記シンドロームＳＯ〜Ｓ３に基づいて、８１
２＋５Ｏ−８２ Ｓ１２＋５Ｏ−８２ なるデータα４．♂を各々算出する第２の過程と、（Ｃ
）前記データαをデータＢに変換り−る第３の過程と、 （ｄ　＞　前記データＢから、データＪ　＝　［３／　
２−１−１を算出する第４の過程と、 （ｅ）　前記データＢおよびｊから、データに−Ｂ−１
を算出する第５の過程と、 （ｆ）　前記データα’、Ｊ、ｋから ＣＡ＝α＋α＋α３ なるデータＣＡを算出する第６の過程と、（（］　）　
前記データＣＡが「０」か否かをチェックづる第７の過
程と、 （１））　前記データｊをインクリメントする第８の過
程と、 を右し、前記第５〜第８の過程を繰返し実行することに
より、１）ａ記データＣＡがｒＯＪとなる時のデータＪ
、ｋを検出りることを特徴としている。

（実施例の説明） 第２図はこの発明による方法を適用したＣＤ（コンパク
トディスク）プレー１７−要部の構成を示Ｊブロック図
である。なお、以下の説明においては、ディスクに記録
されているデータのフォーマットを第１図に示り°もの
であるどする。第２図において、信号Ｉ　Ｎ　Ｐ　＋、
Ｌディスクから光学系を介して読み出された信号（ＥＦ
Ｍ変調された信号）であり、この信号ＩＮＰは受信回路
２へ入力される。受信回路２は信号Ｉ　Ｎ　＋）に含ま
れるデータビットをＥＦＭ復調回路３へ供給すると共に
、信号ＩＮＦに含まれている同期パターン５ＹＮＣに基
づいてフレーム同期信号ＶＦＳＹＮＣを作成し、アドレ
ス制御回路８へ出力する。ＥＦＭ復調回路３は、ＥＦＭ
変調された１シンボル＝１４ピツ１〜のデータをもとの
１シンボル＝８ピツ１〜のデータに復調し、バッファレ
ジスタ４へ順次直列に供給する。バッファレジスタ４は
ＥＦＭ復調回路３　ｈｌら供給されるデータを一時記憶
するレジスタであり、ＥＦＭ復調回路３から出力される
直列データを並列データに変換する直−並変換回路およ
び複数のレジスタを有して構成され、その出力がゲート
回路７へ供給される。書込み制御回路５は、バッファレ
ジスタ４の書込みおよび読出しを制御する回路であり、
アドレス制御回路８から出ノｊ指令ＥＦＭＤが供給され
た場合に、制ｉｌｌ信号ＷＥをＲＡＭ（ランダムアクセ
スメモリ）６のリード／ライト制御端子Ｒ／Ｗおよびゲ
ート回路７の制御端子へ各々出ツノする。これにより、
ＲＡＭ６が書込み可能状態になると共に、ゲート回路７
が開状態となり、バッファレジスタ４内のデータがゲー
ト回路７およびＲＡＭ６の書込み用データバスＤＡＢＳ
Ｉを介してＲＡＭ６へ供給され、アドレス制御回路８か
ら出力されているアドレスに書込まれる。また、この円
込み制御回路５はバッフ７レジスタ４内のデータがＲＡ
Ｍ６へ出力された時点で制御イム号ＶＳＹＭＢをアドレ
ス制御回路８へ出ツノする。ＲＡＭ６はディスクから読
み出された各データ、ずなわら、信号データＷＯ〜Ｗ２
７．１５よび誤り訂正用データ］）０〜Ｐ３が記憶され
るメモリであり、アドレス制御回路８から端子ＡＤへ供
給されるアドレス信号によって、アドレスが制御され、
また、読み出されたデータは出力用データバスＤＡＢＳ
２へ出力される。アドレス制御回路８は、フレーム同期
信号ＶＦＳＹＮＣ１制御信号■ＳＹＭＢおにび制御信号
ＥＦＭＤに基づいて書込みアドレスを作成したり、書込
まれたデータのうち、誤り処理に要Ｊ゛るデータ（ＷＯ
〜Ｗ２７．ＰＯ〜Ｐ３）を読み出すのに必要なアドレス
を作成したり、また、データ誤り検出・訂正回路１から
出力される、誤りデータの位置を示すデータｊ。

ｋ、、ｆｋ：Ｊｉｉづいで誤りデータが記憶されている
アドレスを指示するアドレス信号を作成し、ＲＡＭ６へ
人出ツノする等、各種のアドレス制御を行う。

データ誤り検出・訂正回路１はアドレス制御回路８の制
御の下にＲＡＭ６から順次出力されるデータを読込み、
リードソロモン復号法によって誤りがあるか否かのチェ
ックを行い、誤りが検出された場合はその訂正を行う回
路である。

なお、９はタイミング制御回路であり、これはデータ誤
り検出訂正回路１．アドレス制御回路８等を含む装置全
体を制御するための各種タイミング信号を発生するもの
である。（特に、データ誤り検出、訂正に関係する部分
は第４図にタイミング信号発生回路２７として抜き出し
て示しである。

）また、図に示す構成要素１０〜１４については最後に
説明する。

以下、この発明に係るデータ誤り検出・訂正回路１につ
いて詳述する。

〔データ誤り検出・訂正回路１の詳細〕〔１〕　各部の
構成および機能 第３図および第４図は共にデータ誤り検出・訂正回路１
の構成を示ずブロック図である。

最初に、第３図にＪ５りる各記号について説明する。

ＲＯＭ（ン　：リードＡンリーメモリ ＦＡＤ（）：フルアダー ＩＮＶ（）　：インバータ ５ＥＬ（）：セレクタ Ｒ（）二８ビットレジスタ ＤＬ（）　：デイレイレジスタ（８ビツト）ＥＸＯＲ（
）：イクスクルーシブオアゲートＳＷ（）　：スイッチ
回路 トＩＡＤ（）：ハーファダー ＣＯＭＰ：比較器 Ｒａ（）：１ピントレジスタ ＡＮＤ　：アンドゲート ＯＲ（）　：Ａアゲ−Ｉ− ＮＯＲ（）：ノアゲーＩ〜 以下、これらの記号を用いて説明を行う。

次に、第３図および第４図の各部の構成を説明する。

このデータ誤り検出・訂正回路１（求人きく分Ｃすると
、シンドローム演算部２１と、乗除棹ｅＡＩ２２と、加
減算部２３と、二重誤り検出部２４と、単−誤り検出部
２５と、データ訂正部２６と、これに加えて第２図に示
したタイミング信号ＩＩＩ　ｔｌ１１回路９の一部であ
るタイミング信号発生回路２７（第４図）とから構成さ
れている。

（１）シンドローム演算部２１ このシンドローム演算部２１は前記第（２）式に示すシ
ンドロームＳＯ〜Ｓ３を算出する回路であり、シンドロ
ーム演算回路２１−１〜２１−４から構成される。シン
ドローム演算回路２１−１はデータバスＤＡＢＳ２　（
第２図参照）を介して供給される、１フレームＦ「内の
各データＷＯ〜Ｗ２７．ＰＯ〜Ｐ３を順次累算するごと
によりシンドローム５Ｏ（８ピツト）を算出し、この算
出結果を記憶すると共に、５Ｗ（５）へ出力する。

同様に、シンドローム演算回路２１−２は、各データＷ
Ｏ−Ｗ２７．ＰＯ〜Ｐ３に各々ａ　（ｎ　７０〜３１）
を乗算して累算することにより、シンドロームＳ１を０
出し、こ、の締出結果を記憶すると共に、５Ｗ（６）へ
出ツノする。シンドローム演算回路２”ｌ−３，２１−
４も同様にしてシンドローム８２．８３を各々算出し、
５Ｗ（７）、５Ｗ（８）へ出力する。

（２）乗除算部２２ この乗除算部２２は、例えば前記第（５）。

（６）式のシンドローム乗算、第（１１）式のシト０−
ム除算、あるいは第（１８）式の乗除算等を行う回路で
あり、主要部の構成および機能は次の通りである。

（２−１＞　ＲＯＭ　（１） このＲＯＭ（１）は、内部バスｌＮＢ５を介してアドレ
ス端子ＡＤへ供給されるデータ（Ｄとする）を数値変換
する回路であり、８ビツトデータＤをＧＦ（２”）の元
ｔに対応させてα７→χの変換を行う。（以下、この変
換をノリ　（Ｄ）と表記する。）そして、ＲＯＭ（１）
に（まアドレスＤ内に予めｆ＋ｆｊＪｇ　（Ｄ）が記録
されている。ここで、このＲＯＭ（１）を設けた理由は
乗除算を加減算によって処理するため、および、前記第
（１１）式の演算結果からｊをめる時にこの数値変換が
必要となるためである。

（２−２）ＤＬ　（１） ８ビツトのレジスタａ、ｂから構成されるディレィレジ
スタであり、クロックパルスφ（第４図参照）に基づい
てパノ〕データが転送される。

（２−３）ＩＮＶ　（１） 制御信号ＴＤＩＶが゛１″信号の時にインバータとなり
、１１０　Ｉ＋倍信号時にはスルーとなる。二重誤り検
出部２４内のＩＮＶ（２＞も全く同一構成である。

（２−４）ＦＡＤ　（１） 数値変換されたデータの加減算を行う。すなわち、ＩＮ
Ｖ（１）がスルーとして動作する場合は加算器として動
作し、ＩＮＶ（１）がインバータとして動作する場合は
減算器として動作する。このＦＡＤ（１）は実質的にデ
ータの乗除算を行う。

（３）加減算部２３ この加減算部２３は、例えば前記第（５）式が成立する
か否・かを調べる際必要となるｒｓｉ２−８Ｏ−８２Ｊ
の減筒、前記第（１４）式、第（１５）式の各右辺の加
算等を行う回路である。なおここで、シンドロームＳＯ
〜Ｓ３の演算はモジュ０２の演算によっＣ゛行われる。

すなわち、加算は各対応ビットのイクスクルーシブオア
をとることによって行われ、したがって桁上げがなく、
また、減算は加算ど同一演算となる。以下、主要部の構
成および機能を説明づる。

（３−ＩＮでＯＭ（２＞ このＲＯＭ（２）は数値変換されたデータＪＱ（Ｄ）を
逆変換し、データＤに戻すだめのＲＯＭであり、そのア
ドレス端子ＡＤへデータＪＯ（Ｄ）が供給されると、デ
ータＤをＤＩ　（２）へ出力する。

（３−２）Ｉ）Ｌ（２） ８ピツ１〜のレジスタａ　、　ｌ）　、　Ｃから構成さ
れるディレィレジスタであり、クロックパルスφに基づ
いて入力データが転送される。

（３−３）ＥＸＯＲ，（１） モジュロ２の加減算を行うイクスクルーシブオアゲート
である。

（３−３）スイッチ３０ このスイッチ３０は制御信号ＰＬＳＣＡＬがＩＩ　Ｉ　
１１信号の時、端子ＣとＡとが接続され、ｉｆ　ＯＩ＋
倍信号時、端子Ｃと８とが接続されるスイッチである。

（４）二重誤り検出部２４ データＷＯ〜Ｗ２７．ＰＯ−Ｐ３に二重誤りがあるか否
かを検出する回路である。

（４−１）ＨＡＤ このＨＡ　Ｄは制御信号ＴＬＤＬＡに基づいて８ビツト
のレジスタＲ（Ｂ）の出力の１／２に「１］を加算して
Ｒ（Ｌ）の初期設定をしたり、Ｒ（Ｌ）からフィードバ
ックされた値に、ＡＮＤ（１）の出力をキャリイとして
入力し、「１」を加算したりする回路である。すなわち
、Ｒ（Ｂ）の下位第２ビツト（ＬＳＢの次のビット）か
ら第６ビツトまで、あるいはＲ（Ｌ）の出力がＨＡ　Ｄ
の入力データとして供給され、ＨＡＤは、制御信号Ｔ　
Ｌ　ＤＬＡが゛１パの時はＲ（１３）の値の１／２に、
また“Ｏ″の時はＲ（Ｌ）の値に「１」を加算して出力
する。なお、Ｒ（Ｂ）の出力の内の５ビツトのみを１１
Ａ　Ｄの入力としている理由は、Ｒ（Ｂ）の上位２ピツ
トが実際上はｌ　Ｑ　、　Ｑ　１１であるからである。

（１−２）Ｒ（Ｌ） ＨＡ　Ｄの出力を一時的に保持する５ビツトレジスタで
ある。

（４−，３）ＣＯＭＰ レジスタ１１＜　（Ｌ　）の出力と予め内部設定されて
いる定数「３１」とを比較し、Ｒ（Ｌ）の出力が「３１
」以上の場合にｒｔ　Ｏ＋＋倍信号、「３１」未満の場
合に゛１″信号を各々出力する比較器である。

（４−４）ＦＡＤ　（２） 入力端子Ａ、Ｂへ各々入力されるデータを加算し、加算
結果を出力端子Ｓから出力するフルアダであるが、他に
特別の比較機能を有している。すなわち、このＦＡＤ（
２）は入力端子Ｂのデータが入力端子Ａのデータより小
の場合に端子Ｃ力）らＩＩ　１　ＩＴ低信号出力し、ま
た、大また１、１等しく１場合には“Ｏ１１信号を出力
する。

（４−５）ＲＯＭ　（３） ＲＯＭ（２）と同様に、数値変換されたデータの逆変換
を行うためのＲＯＭである。

（４−６）Ｒａ　（Ｅ２） １ピッ１−のフラグレジスタであり、二重誤りが検出さ
れた場合に１１１１＋信号が書込まれる。このＩＩ　Ｉ
　Ｉ＋倍信号Ｅ２フラグとして、端子Ｔ４を介してエラ
ーフラグ判定回路１０（第２図）へ出力される。

（５）単−誤り検出部２５ データＷＯ〜Ｗ２７．ＰＯ〜Ｐ３に単−誤りがあるか否
かを検出する回路である。

（５−１）Ｏ検出回路２９ この回路２９は入力されるデータが「０」であるか否か
を検出する回路であり、「０」であった場合に゛１″信
号を、「０」でなかった場合に１１０１！信号を各々出
力する。

（５−２）Ｒａ　（ＥＯ） １ピッ１−のフラグレジスタであり、前記第（３）式が
成立する場合に“′１″信号が書込まれる。この゛１′
°信弓ｔ、Ｌ　ＥＯフラグとして、端子Ｔ６を介してエ
ラーフラグ判定回路１０へ出力される。

（５−３）Ｒａ　（Ｅｌ） １ピツ］〜のフラグレジスタであり、単−誤りが検出さ
れた場合に゛１″信号が書込まれる。このＩＩ　Ｉ　１
１信号はＥ１フラグとして、端子Ｔ５を介し−てエラー
フラグ判定回路１０へ供給される。

（６）データ訂正部２６ データｆｆＪ正部２６は、前記第（１２）式、第（１９
）式、第（２０）式の各演算を行うもので、データバス
１）Δ１３Ｓ２を介して供給されるデータｗ、＊　、ｗ
ｂ　、ｗ、ｉに各々内部バスｌＮＢ５を介して供給され
る誤差データ１三ｊ　、Ｅｋ　、ＦＪ’＃ＥＸＯＲ（’
３）において加算し、この加算結果＜Ｗｊ＞、＜Ｗｋ　
＞、＜ＷＪ＞を各々ＤＬ（５）および端子Ｔ２を介して
ＲＡＭ６（第２図）へ出力する。

（７）タイミング信号発生回路２７ このタイミング信号発生回路２７は、実際には第１図に
示したタイミング制御回路９の一部であり、これは水晶
振動子２７ａの固有振動数に対応するクロックパルスφ
を発生すると共に、さらに、このクロックパルスφをタ
イムベースとした各制御信号ＳＯＥ、ＳＩＥ・・・（第
５図〜第７図参照）を各々発生する回路であり、クロッ
クパルスφおよび各制御信号ＳＯＥ、ＳＩＥ・・・は各
々第３図の回路各部へ出力される。

〔２〕動作 次に、上述したデータ誤り検出・訂正回路１の動作を第
５図〜第７図に示すタイミングチャートを参照して説明
する。

最初に、第５図〜第７図について説明する。まず、この
データ誤り検出・訂正回路１は１フレームＦｒ内の各デ
ータＷＯ−Ｗ２７．ＰＯ〜Ｐ３の誤りのチェックおよび
訂正を第５図〜第７図に示すタイミング１〜９３の間に
おいて行う。ここで、タイミング１の立上がり（左端）
はシンドローム演算部２１の各演算回路２１−１〜２１
−４においてシンドローム５Ｏ−８３の算出が終了した
時刻である。また、各タイミング１〜９３はクロックパ
ルスφをベースとしている。すなわち、クロックパルス
φは各タイミング１〜９３の境界において立上る。また
、波形図は第４図の各制御信号ＳＯＥ、ＳＩＥ・・・の
波形であり、Ｈレベルが″゛１″１″信号レベルが“Ｏ
″信号表わしている。

ここで、この波形図の見方を一例を挙げて説明する。例
えば、第５図において制御信号ＳＯＥはタイミング２お
Ｊ：び１１において“１″信号となる。

したがって、第３図における５Ｗ（５）（第３図左上部
）はタイミング２および１１において開状態となり、シ
ンドロームＳＱが内部バスｌＮＢ５へ出力される。また
、例えば信号ＰＬＳＣＡＬはタイミング８，１１．１５
において“１″信号となる。したがって、スイッチ３０
（第３図中央部）はタイミングｓ、ｉｉ、１５において
その端子Ｃと端子△どが接続され、その他のタイミング
１〜２１（除８，１１．１５）においては端子Ｃと端子
Ｂとが接続される。

また、第５図〜第７図の各波形図の下には第３区名部の
入力端のデータ、出力端のデータある０はパスライン上
のデータをタイミング１〜９３に対応して示している。

例えば、第５図においてｌＮＢ５の欄は、内部バスｌＮ
Ｂ５上のデータを示し、ＦＡＤ（１）−Ｂの欄はフルア
ダＦＡＤ（１）（第３図）の入力端子Ｂのデータを示し
、また、Ｒ＜Ｍ）の欄はレジスタＲ＜Ｍ）の出力データ
を示している。また、第５図および第６図においては、
タイミング１８〜２１が重複して示されている。

また、第５図〜第７図には各種の省略記号が用いられて
おり、以下、これらについて説明する。

まず、（）は数値変換されたデータを示す。例えば（Ｓ
ｌ〉はシンドローム＄１の値をＲＯＭ（１）（第３図）
によって数値変換した値Ｊｇ（Ｓ１〕を示している。ま
た、３０１，３０２゜Ｓｌ　１．８１２，８２２の意味
は各々第５図の四角の枠内に示す。なお、ここに示さて
いないもの（３０３，３３４等）も同様の法則で略記さ
れたものである。また、８４．８５．８６の意味につい
ても第５図の四角の枠内に示す。

次に、誤り検出・訂正の過程を順次説明する。

（１）誤りの有無の判定（前記０項参照）この判定はタ
イミング９〜１３の間（第５図に示す期間−Ｉ　Ｍ　ｉ
　参照）において行われる。すなわち、まず、タイミン
グ９においては、内部バスｌＮＢ５にシンドロームＳ２
が出力され、したがって、単−誤り検出器ｖＢ２５のＯ
検出回路２９から、シンドロームＳ２がｒＯＪであるか
否かの判別結果が出力される。この判別結果は次のタイ
ミング１０において、第８図に示すようにＲａ（１）か
ら出力される。次に、タイミング１０においては内部バ
スｌＮＢ５にシンドロームＳ１が出力され、したがって
０検出回路２９からシンドロームＳ１が「０」であるか
否かの判別結果が出力される。

この判別結果は次のタイミング１１においてＲａ（１）
から出力され、また、この時同時にＲａ（１）内のシン
ドロームＳ２の判別結果がＲａ（２）から出力される。

これにより、ＡＮＤ　（２）からシンドロームＳ２，３
１の各判別結果の論理積が出力される（第８図参照）。

以下、同１の動作により、タイミング１３においてＧよ
、ＡＮＤ（２）の出力が、第８図に承りようにシンドロ
ームＳｏ、８３の各判別結果の論理積となり、また、Ｒ
ａ　（８）の出力がシンドロームＳ１．Ｂ２の各判別結
果の論理積となり、したがって、ＡＮＤ（３）の出力が
シンドローム８０−８３の各判別結果の論理積となる。

この結果、シンドローム５Ｏ−８３が全てｒＯＪの場合
（データ誤りがない場合）は、タイミング１３において
ＡＮＤ　（３）の出力が°゛１１パ信号り、一方、シン
ドロームＳＯ〜Ｓ３の中にｒＯＪ以外の値が含まれてい
る場合（誤りがある場合）は、ΔＮ１）（３）の出力が
゛°０パ信号となる。このＡＮＤ　（３）の出力はタイ
ミング１３において゛′１″信号となる制御信号ＴＬＤ
ＥＯによってＲａ　（ＥＯ）に読込まれ、ＥＯフラグと
して端子Ｔ６へ出力される。しかして、このＥＯフラグ
によって誤りの有無の判別が可能となる。

（２）単−誤りの検出（前記０項参照）この検出はタイ
ミング２〜１５の間において行われる（第５図の期間１
−Ｍ２参照）。まず、タイミング２において内部バスｌ
ＮＢ５にシンドロームＳＯが出力されると、同タイミン
グ２においてＲＯＭ（１）から（８０）が出力される。

この（Ｓｏ）は次のタイミング３においてＤＬ（１）−
ａから出力される（第５図におけるＤＬ（１）−ａの欄
参照）。また、タイミング３において内部バスｌＮＢ５
にシンドロームｓ２が出力されると、同タイミング３に
おいてＲＯＭ　（１）から（Ｓ２）が出力される。した
がって、次のタイミング４においてハ、ＤＬ　（１）　
−ａ　、ＤＬ　（１）−すに各々（８２）、（Ｓｏ）が
出力される。このタイミング４にＪ３いて、ＳＥＬ　（
１）へ供給される制御信号ＴＡＪＫＬ、Ｉ　ＮＶ　（１
）へ供給される制御信号ＴＡＩＶは共に“ｌ　０１”信
号にある。

Ｌ　タｌｆｉ　ッＴ、ＤＬ（１）−１ｚｙ）出力が５Ｅ
Ｌ（１）を介してＩＮＶ＜１）へ供給され、また、ＩＮ
Ｖ（１）は単なるスルーとして動作し、この結果、タイ
ミング４においてＤＬ（１）−ａの出力がＦＡＤ（１）
の入力端子Ａへ、ＤＬ（１）−ｂの出力がＦＡＤ（１）
の入力端子日へ各々供給され、ＦＡＤ（１）から（８２
）＋　（Ｓｏ）　、づなわら、（ＳＯ２）が出力される
。そして、この（ＳＯ２＞が次のタイミング５において
Ｒ（Ｍ）から出力される（第５図Ｒ（Ｍ）の欄参照）。

このタイミング５において、ＳＥＬ　＜２）の制御信号
ＴＯＬＩＴＡは゛Ｏ″信号にあり、したがって、同タイ
ミング５においてＲ（Ｍ）の出力（３０２）が５ＥＬ（
２）を介してＲＯＭ（２）のアドレス端子ＡＤへ供給さ
れ、ＲＯＭ（２＞から８０２が出力される。このＳＯ２
は次のタイミング６において０Ｌ（２）−ａから、タイ
ミング７においてＤＬ　（２）−すから、タイミング８
においてＤＬ（２）−ｃから順次出力され、このタイミ
ング８においてＥＸＯＲ（１）の入力端子Ｂへ供給され
る。同様に、タイミング６においてＤＬ（１＞−ａ、ｂ
から各々（Ｓｌ）が出力され、したがってＦＡＤ（１）
から（Ｓ１１）が出力され、タイミング７において、こ
の（Ｓ１１）がＲ（Ｍ）から出力され、したがって、Ｒ
ＯＭ（２）から３１１が出力され、タイミング８におい
て、このＳ１１がＤＬ　（２）−ａから’ＩＩ力される
。このタイミング８において５Ｗ（３）の制御信号Ｄ　
Ｉ’３　Ｓ　Ｗ　３は゛１′°信号にあり、したがって
５Ｗ（３）が開状態にある。以上の結果、タイミング８
においてＥＸＯＲ（’１）の入ノＪ端子Ａ、Ｂに各々Ｓ
１１．ＳＯ２が供給され、したがって、ＥＸＯＲ（１）
からＳ１１＋５０２−８４が出力される。また、このタ
イミング８においてスイッチ３０の制御信号ＰＬＳＣＡ
Ｌが“１′′信号にあり、スイッチ３ｏの端子Ｃと端子
Ａとが接続されている。したがって、タイミング８にＪ
ｊイ’（’ｌ）　ｔ−（３）−ａの入力端子へ８４が供
給され、次のタイミング９においてこの８４がＤＬ（３
ｍ−ａから出力される（第５図参照）。

次にタイミング１０において８４がＤＬ（３）−ｂから
出力される。この時信号１）　Ｌ　Ｓ　ＣＡ　ＬはＩＩ
　ＯＴｌ信Ｊ＝ニアリ、Ｌ、　タｆｆｉ　ｚ　テ、Ｓ４
がＯＬ　（３）−ａの入力端へ供給される。次に、タイ
ミング１１において８４が再びＤＬ（３）−ａから出力
され、タイミング１２においてＤＬ（３）−ｂから出力
され、タイミング１３において再びＤＬ（３）−ａから
出力される。このタイミング１３において５Ｗ（１）の
制御信号ＤＢＳＷ１が１１１１１信号となり、ＤＬ（３
）−ａから出力されたＳ４が５Ｗ（１）を介して内部バ
スｌＮＢ５へ出力される（第５図のＩ　ＮＢＳの欄参照
）。以上が、タイミング１３において８４が内部バスｌ
ＮＢ５へ出力される過程である。上記と同様の過程によ
って、タイミング１４において８５が内部バスＩ　ＮＢ
Ｓへ出力される。

ところで、前記第（５）式、第（６）式は、モジュロ２
の演算においては次の様に変形することが出来る。

５１２−３ｏ−３２＝Ｓ１２＋５Ｏ−３２＝８４＝Ｏ・
・・（２１） Ｓ２２−８１−８３＝Ｓ２２＋Ｓ１−３３＝３５＝Ｏ・
・・（２２） そこで、このデータ誤り検出・訂正回路においては、前
記（７）〜（１０）式とこの（２１）。

（２２）式とが共に成立１゛るか否かを単−誤り検出部
２５がタイミング９〜１５の間においてチェックする。

プなわら、まずタイミング９，１０においてはＯ検出回
路２９からシンドロームＳ２゜ＳｌがｒＯＪか否かの判
断結果が各々出力され、したがって、第８図に示りよう
に、タイミング１１においてＲａ　（２＞、Ｒａ　（１
）から各々Ｓ２゜Ｓｌが［０］か否かの判断結果が出力
される。この結果、同タイミング１１において０Ｒ（１
）から８２．Ｓｌの判断結果の論理和が出力される。

そして、この論理和はタイミング１２においてＲａ　（
３）から出力される。以下、同様に考察ずれば明らかな
ように、タイミング１１，１２，１３゜１４、　、１５
にＪ３りるＯＲ（１）　、　Ｒａ　（３Ｌ、　Ｒａ（４
）、１でａ　（５）、Ｒａ　（６）の各出力は各々第８
図に示す通りとなり、この結果、タイミング１５におい
て、Ｒａｉ、）からシンドロームＳ３がＯか否かの判断
結果と、シンドロームＳＯがＯ否かの判断結果の論理和
が出力され、また、Ｒａ　（６）からシンドロームＳ１
．Ｓ２の各判断結果の論理和が出ツノされる。したがっ
て、タイミング１５におけるＮ０Ｒ（１）の出力は、シ
ンドロームＳＯ〜Ｓ３の各判断結果の論理和の否定とな
り、シンドロームＳｏ”−８３が全てｒＯＪでない場合
、すなわち、シンドロームＳＯ〜Ｓ３がｒＯＪであるか
否かの判断結果が全て１１０１１の場合のみ、１１１　
Ｉ＋倍信号出力する。すなわち、タイミング１５におけ
るＮ０Ｒ（１’）の出力は前記（７）〜（１０）式をい
ずれも満足する場合にのみ“１゛信号となる。

他方、タイミング１５におけるＡＮＤ　（２＞の出力は
、第８図から明らかなように、８４．８５が「０」か否
かの各判断結果の論理積であり、したがって、８４．３
５が共に「０」の場合にのみ゛１′″信号となる。１゛
なわち、前記（５）、（６）式が共に成立する場合にの
み“１パ信号となる。

以上の結果、タイミング１５におけるＡＮＤ（４）の出
力は前記（５）〜（１０）式がいずれも成立する場合に
のみ゛１″信号どなり、１つでも成立しない場合は“０
゛信号となる。そして、この八Ｎ１１）（／ｌ）の出力
が制御信号ＴＬＤＥ　１によってＲａ（Ｅｌ）に読込ま
れ、Ｅ１フラグとして端子Ｔ５へ出力される。しかして
、このＥ１フラグに塁づい（ｑｉ−誤りの有無を検出す
ることができる。

（３）二重誤りの検出（前記０項参照）この二重誤りの
検出は、前記０項において説明したように、前記（１４
）〜（１７）式を満足するｋ　、　Ｊの組をめることに
ある。ここで、前記（１４）、’（１５）式を各々第５
図に示１省略記号を用いて表Ｕば、 α１＋♂−８６／Ｓ／Ｉ・・・・・・（２３）α３・α
’＝Ｓ５／８４・・・・・・（２４〉となる。これら（
２３）、（２４＞式の各右辺を各々α６．α６と置く。

α２＋α’＝Ｓ６／Ｓ４＝α４・・・・・・（２５）α
８・α’＝Ｓ５／８４−α８・・・・・・（２６）上記
（２５）式から次の式が得られる。

α２＋αＬ＋♂＝Ｏ・・・・・・（２７）また、上記（
２６）式から次の式が得られる。

Ｂ＝ｋ　＋Ｊ・・・・・・（２８） しかして、前記（１４）〜（１７）式を満足するに、Ｊ
をめるということは、前記（１６）。

（１７）式および上記（２７）式、（２８＞式を満足す
るに、Ｊをめることになる。

なお、上記値Ａ、Ｂが各々シンドロームＳＯ〜Ｓ３から
算出し得る値であることは勿論である。

次に、二重誤り検出の過程を第９図に示す７０−ヂヤー
トを参照して説明する。

まず、）としてＢ／２＋１と置く（ステップ５Ｐ１）。

次に、ｍをＯとする（ステップ５Ｐ２）。

なお、このｍは仮想上のカウンタである。次に、ｍをイ
ンクリメントする（ステップ５Ｐ３）。次に、第（２８
）式に基づいてｋの値を算出する（ステップ５Ｐ４）。

次に、上記ｊおよびｋの値を各々第（２７）式の左辺に
代入して同左辺の演算を行い、その演算結果ＣＡをめる
。（ステップ５Ｐ５）。次に、ＣＡ＝Ｏか否かを判断し
、この判断結果がｒＮＯＪの場合はステップＳＰ７へ、
ｒＹＬｓＪの揚台はステップＳＰ８へ進む。ステップＳ
　Ｐ　７ではｊ値がＢより大あるいはイコールであるか
否かが判断され、この判断結果がｒＮＯＪの場合はステ
ップＳ　Ｐ　９へ、ｒＹＥｓＪの場合はステップＳ１〕
８へ進む。ステップＳＰ９では、Ｊが値ｒ３１ＪＪ：り
大あるいはイコールであるか否かが判断される。そして
、この判断結果がｒＮＯＪの場合はステップＳＰ１０へ
、また、ｒＹＥｓＪの場合はステップＳ１〕８へ進む。

ステップ５Ｐ１０では、Ｊの１１０がインクリメントさ
れる。次いで、ステップＳ１〕８では、川の値が１６よ
り小あるいはイコールであるか否かが判断され、この判
断結果がｒＹＥｓＪの場合はステップｓ１〕３へ戻り、
またｒＮＯＪの場合は、ステップ５Ｐ１１へ進む。

ステップＳＰ１１では、再びＣＡの値がｒＯＪであるか
否かがチェックされる。そして、このチェック結果が１
°ＮＯＪの場合は「二重誤りなし」（ステップＳＰ１．
２）と判断され、まｉこ、「ＹＥＳ」の場合は「データ
Ｗｋ　、ＷＪに誤りあり」と判断される。

このように、上述した二重誤り検出においては、まず、
ＪをＢ／２＋１と仮定してこの場合のｋの値を前記（２
８）式からめ、次いで得られたｋ。

ｊの組を（２７）式に代入して同（２７）式を満足する
か否かをチェックし、以下、同様のことをＪ＝Ｂ／２＋
２．８／２＋３．・・・の６値について行うことにより
、（２７）式、（２８）式を共に満足するに、Ｊの組を
めている。この場合、求められたに、Ｊの組は、ｊがＪ
＞Ｂ／２であり、一方、１くがｋ　＜Ｂ／２であるとこ
ろから、前記（１７）式を満足している。また、上述し
たチェックはＪの値がＪＯＢ（ステップＳＰ７参照）で
あり、かつ、ｆ＜３１（ステップＳＰ９参照）の場合の
み行うようになっており、したがって請求められたｋ　
、ノの組は前記（１６）式を満足している。また、デー
タＷＯ−Ｐ３の合語が３２であるところから、Ｊを１６
回変化させれば必ず、ｋ。

Ｊの組があるか否かが判定され、したがって、ステップ
ＳＰ３．ＳＰ４・・・ＳＰ８なる試行過程を１６回繰返
すようになっている。（ステップＳＰ８参照）。

しかして、上述した過程によって二重誤りの検出を行う
回路が第３図におＣノる二重誤り検出部２４ぐあり、以
ト、この検出部２４の動作を説明する。

まず、前述したように、第５図に示すタイミング１３．
１’ｌにＪ３いて内部バスｌＮＢ５に３４゜Ｓ５が各々
出力される。また、タイミング１５においてはＳ４が、
タイミング１６においてはＳ６が各々内部バスＩ　Ｎ　
Ｂ　Ｓに出力される。なお、上記タイミング１３，１４
．１５．１６において８４、Ｓ５．８４．８６が順次内
部バスｌＮＢ５へ出力される理由は、前述した説明およ
び第５図に承りタイミングヂ＋ｔ　−ｈから明らかなよ
うに、タイミング′１３から制御信号ＤＢＳＷ１が“１
″となり、かつタイミング１５で信号ＰＬＳＣＡＬが１
度ＩＩ　Ｉ　Ｉ＋に立ら上がることによる。タイミング
１３において８４が内部バスｌＮＢ５へ出力されると、
ＲＯＭ（１）から（Ｓ４）が出力され、この（Ｓ４）が
タイミング１４においてＤＬ（１）−ａから出力される
。また、タイミング１４において８５が内部バスｌＮＢ
５へ出力されると、ＲＯＭ（１）から（Ｓ５）がタイミ
ング１５においてＤＬ（１）−ａから出ツノされる。ま
たこのタイミング１５において、（Ｓ４）がＤＬ（１）
−すから出力される。このタイミング１５において、制
御信号ＴＡＪＫＬは“０″信号に、制御信号ＴＤＩＶは
゛′１″信号にあり、したがって、ＤＬ（１）　＝ｂ内
のくＳ４）は５ＥＬ（１）を通過し、ＩＮＶ（１）によ
って反転されで、ＦＡＤ（１）の入力端子Ｂへ供給され
る。この結果、タイミング１５においてＦＡＤ（１’）
の出力は（Ｓ５）−（Ｓ４）、すなわち、（Ｓ５／Ｓ４
）となり、この（Ｓ’５／Ｓ４）がタイミング１６にお
いてＲ（Ｍ）から出力される。このタイミング１６にお
いて、制御信号ＴＯＵＴＡは゛０″信号にあり、したが
って、Ｒ（Ｍ）内の（Ｓ５／Ｓ４）が５ＥＬ（２）を介
してＲ（Ｂ）へ供給される。この時、制御信号ＴＬＤＢ
は゛″１″１″信号、したがって、タイミング１６にお
いてＲ（Ｍ）から出力された（　Ｓ　５　／　Ｓ　４’
、　）は、同タイミング１６においてＲ（Ｂ）に読込ま
れる。以後、このデータ（Ｓ５／８４）は全処理が終了
するまで（タイミング９３まで）Ｒ（１３）に保持され
る。ここで、データ（Ｓ５／８４）は、前記（２６）式
から明らかなようにデータ１３のことである。

次に、上記と同様の過程によりタイミング１８において
データ（Ｓ６／８４）がＲ（Ａ）に読込まれる。ぞして
、このデータ（５６／３４）は、以後、タイミング９３
までＲ（Ａ）に保持される。

ここで、データ（Ｓ６．／Ｓ＝１．）は、前記（２５）
式から明らかなようにデータＡのことである。

このようにして、タイミング１８においてＲ（Ａ）、１
で（Ｂ）に各々データＡ、Ｂが用意される。そして、こ
のタイミング１８からタイミング６６の間において二重
誤りの検出が行われる（第６図参照）。

すなわち、まずタイミング１８においてＨＡＤの入力端
へデータＢが供給されることから、制御信号ＴＬＤＬＡ
によりｌ−Ｉ　Ａ　Ｄから８　／　２−１−１が出力さ
れ、このデータＢ／２＋１が同タイミング１８において
、Ｒ（Ｌ）に読込まれる。次のタイミング１９において
は、Ｒ（Ｌ）からデータＢ／２＋１（以下、Ｊｏとする
）が出力される。また、この時制御信号Ｔ　Ｋ　ＣＡ　
Ｌが１１１　Ｉ＋倍信号あり、したがって、ＡＮＤ　（
５）が開状態になると共に、ｊＮＶ（２）がインバータ
として動作する。この結果、タイミング１９においてＦ
ＡＤ　（２）の入力端子ＡにデータＢが、入力端子Ｂに
データＪ。

ｉｏの否定）が各々供給され、ＦＡＤ（２）からＢ　Ｊ
ｏ、すなわち、ｋｏが出力される（第９図ステップＳＰ
４参照）。このデータｋｏは次のタイミング２０におい
てＲ（ＫＬ）から出力され、ＲＯＭ（３）へ供給される
。これにより、タイミング２０においてＲＯＭ（３）か
らαが出力され、ＥＸＯＲ（２）の入力端子Ｂへ供給さ
れる。

一方、タイミング１９に、ｌ１３いて、制御信号ＴＯＵ
ＴＡが゛１″信号となり、Ｒ（Ａ）内のデータＡｌｆｉ
ＳＥＬ（２）を介してＲＯＭ（２＞の入力端へ供給され
、ＲＯＭ（２＞からデータ♂が出力される。このデータ
♂は次のタイミング２０においてＤＬ（２＞−ａから出
力され、５Ｗ（３）を介して５ＥＬ（４）へ供給される
。この時、５ＥＬ（４）の制御Ｉ　（ｉ号ＴＡＩ−Ｐ　
Ａは゛′１′′信号にあり、したがって、タイミング２
０においてデータ♂が５ＥＬ（４）を介してＥＸＯＲ（
２）の入力端子Ａへ供給される。以上の結果、タイミン
グ２０において、ＥＸＯＲ（２）の出力がα＋αとなり
、このデータα＋αが次のタイミング２１においてＤＬ
（４）から出力される。

また、タイミング２０において、制御信号ＴＫＣＡＬは
“Ｏ゛′′信号り、したがって、ＡＮＤ（５）が開状態
になると共に、ＩＮＶ　（２）が単なるスルーとして動
作する。この結果、タイミング２０においてＦＡＤ　（
２）の入力端子Ａへデータ「０」が、入力端子Ｂヘデー
タＪｏが各々供給され、ＦＡＩ）（２−）からデータＪ
ｏが出力される。

このデータＪｏは次のタイミング２１においてＲ（ＫＬ
）から出力され、ＲＯＭ（３）へ供給されム る。これににす、ＲＯＭ（３）からαが出力され、ＥＸ
ＯＲ（２）の入力端子Ｂへ供給される。

一方、このタイミング２１において、制御信号ＴΔＬＰ
Ａは“０′′信号にあり、したがって、ＤＬ（４）の内
容α＋αが５ＥＬ（４，）を介してＥＸＯＲ（２）の入
力端子Ａへ供給される。この結果、タイミング２１にお
いてＥＸＯＲ（２）の出力は♂十α１＋αム（第９図に
お番）るステップＳＰ５参照）となり、このデータ♂＋
αゝ°十ｔがＯ検出回路３２の入力端へ供給される。Ｏ
検出回路３２はＥＸＯＲ（２＞の出力がｒＯＪの時“０
″信号を出力し、「０」以外の時は゛１″信号を出力す
る八　嶋 （第９図ＳＰ６参照）。ここで、データα＋α＋α６が
「０」でないとすると、タイミング２１においてＯ検出
回路３２から“１″信号が出力され、ＡＮＤ（１）の入
力端へ供給される。

また、タイミング２１においては、制御信号ＴＡＤＬが
゛１″信号となり、この＋＋　１　＋＋倍信号ＡＮＤ（
１）の入力端へ供給される。また、このタイミング２１
においては、Ｊ　ｏ　＜　３１かつＪ。≦Ｂであり、し
たがって、ＧＯＭＰおよびＦＡＤ（２）の端子Ｃから各
々１１１　ＩＩ倍信号出力されている。この結果、タイ
ミング２１においてＡＮＤ（１）の出力が“１′°信号
となり、この“１″信号が１−ＩＡＤヘキｒリイ信号と
して供給される。これによりＲ（Ｌ　）の出力の値に「
１」が加算され、ＨＡＤの出力がｔｏ＋１（以下、Ｊｌ
とする）となり、このデータＪ＋が次のタイミング２２
においてＲ（＋−）から出力される。

以下、タイミング２２〜２４．２５〜２７．・・・６４
〜６Ｇにおいて同様の動作が繰り返され、これにより、
タイミング２／Ｉ、２７．・・・６６において各々、Ｅ
ＸＯＲ（２’）から、α０＋αゞ′十ノ゛、♂＋♂”＋
　涜・−、（Ｘ　−１−＋２”−１−ｃｊ”ｌｆｉ各々
出力され、また、Ｏ検出回路３２からこれらの各データ
が「０」か否かの判断結果が出力される。

ところぐ、上記説明および第６図に示す各データｊ＋、
に＋・・・等はいずれもタイミング６６までＥＸＯＲ（
２）の出力が「０」にならなかった場合であり、途中の
過程においてＥＸＯＲ（２）の出力が１０」となった場
合、すなわち、前記（１６）、、（ＩＬ）、＜２７）、
（２Ｂ）式をいずれも満足するに、Ｊの組があった場合
には次の様になる。すなわち、例えばタイミング２４に
おいてＥＸＯＲ（２）　から出力されたデー１）♂＋ａ
”°＋　α（’１が「０」であった場合は、同タイミン
グ２４において０検出回路３２から１１０　＋１信号が
出力され、ＡＮＤ（１）の入力端へ供給される。この結
果、タイミング２４において制御信号Ｔ　Ａ、Ｄ　Ｌが
“１″信号に立上ってもＡＮＤ（１’）の出力は“０”
′信号を続け、したがって、Ｒ（Ｌ）の内容がインクリ
メントされることはない。この結果、タイミング２７に
おいて再びＥＸＯＲ（２）からデータα１＋♂’＋　１
’が出力され、Ｏ検出回路３２から“Ｏ°′信号が出力
され、以下、同じ動作が繰り返される。

すなわち、タイミング２４においてＥＸＯＲ（２）から
出力されたデータα８＋♂°＋Ｊ“がｒＯＪであった場
合は、以後、Ｒ（Ｌ）の内容はＪｌに保持され、Ｒ’（
Ｋ　Ｌ　）からはタイミング２６，２９．・・・６５に
おいてに１が、タイミング２７．３０・・・６６におい
てＪｌが各々出力され、ＥＸＯＲ（２）からはタイミン
グ２７，３０．・・・、６６においてαＡ−１♂“十ｃ
／’が出力され、また、０検出回路３２からは、タイミ
ング２７．３０．・・・、６６において゛０゛′信号が
出力される。そして、タイミング６０において０検出回
路３２から“０′″信号が出力されると、インバータ３
３の出ツノが″′１″信号となり、この゛１″信号がタ
イミング６６において１１１　Ｉ＋となる制御信号ＴＬ
ＤＥ２によりＲａ　（Ｅ２＞に読込まれる。そして、こ
のＲａ（Ｅ２）の内容がＥ２フラグとして端子Ｔ４へ出
力される。しかして、このＥ２フラグにより二重誤りが
あるか否かを検出することができる。

なお、タイミング６６までの間にＲ（Ｌ）の内容が３１
に達した場合、あるいは、Ｊ≧Ｂとなった場合はＧＯＭ
ＰあるいはＦＡＤ　（２）の端子Ｃから゛′０″信号が
出力され、したがって、その時点以降Ｒ（Ｌ）がインク
リメントされることはない（第９図の８１）７，５ｔ）
９参照）。

（４）二重誤りの訂正（前記０項参照）前記（１８）式
は、前記（２５）式を用いれば、Ｅｈ　＝　（８，１＋
ａ’−３ｏ）／♂す３０）ＥＪ＝（Ｓ１＋α・ＳＯ）／
α・・・（３１）と表すことができる。そして、これら
の値Ｅｋ。

ＥＪがまれば、前記（１９）式に基づいてデータＷｋ　
、ＷＪの誤りを訂正することができる。

この二重誤りの訂正はタイミング７１〜８８（第７図）
の間において行われる。最初に、データＷＪの訂正がタ
イミング７１〜８０の間（第７図に示す期間７Ｍ３参照
）において行われる。すなわち、まず、タイミング７１
においてシンドロームＳＯが内部バスｌＮＢ５へ出力さ
れると、ＲＯＭ（１）から（ＳＯ）が出力される。この
（ＳＯ）は次のタイミング７２においてＤＬ（１）−ａ
から出力され、ＦＡＤ（１）の入力端子Ａへ供給される
。一方、このタイミング７２において、Ｒ（ＫＬ）の出
力は誤りデータＷｋの位置を示すデータとなっている。

この理由は次の通りである。

１１１１ｉ１１信号ＴＫＣＡしはタイミン／６５ｋｌあ
イーＣＬｄ　Ｏ＋１信号となり、以後、タイミング７０
まで１１０１ｔ信号を続ける。ｉ制御信号ＴＫＣＡＬが
“ｌ　Ｏｌ”信号になると、ＡＮＤ（！５）の出力が「
０」となり、したがって、］二Δ１）（２）の入力端子
ＡへｒＯＪが供給され、また、ＩＮＶ（２＞がスルーと
して動作し、したがって、ＦＡＤ　（２）の入ツノ端子
ＢへＲ（Ｌ）の出力、リーなわら、誤りデータＷＪの位
置を示Ｊデータノが供給され、この結果、ＦＡＤ　（２
）の出ツノが、ｊとなる。そして、このノがタイミング
６ＧにおいてＲ（ＫＬ）から出力される。以後、ｌ＝’
ＡＤ（２）の出力はタイミング７０まで１を続番ノ、し
たがってＲ（ＫＬ＞の出力がタイミング７１まで天を続
ける。次に、タイミング７１において制９１１信号Ｔ　
Ｋ　ＣＡ　Ｌが゛１″信号となる。これにより、同タイ
ミング７１においてＦＡＤ　（２）の出力がＢ　−Ｊ　
＝　ｋとなり、このデータ１（が次のターｆミング７２
においてＲ（ＫＬ）から出力される。なＪ）　ｚこのＲ
（＋＜Ｌ）の出ツノのタイミング７２以降の変化は次の
通りである。まず、タイミング７２にＪｊいて制御信号
ＴＫＣＡＬが“Ｏ＋＋になり、したがって、同タイミン
グ７２においてＦＡＤ（２）の出力が１となり、次のタ
イミング７３においでＲ（ＫＬ）力翫ら再びｊが出力さ
れる。以後、タイミング８４．．８７にお０て制御信号
ＴＫＣＡＬが゛１″信号となること力）ら、タイミング
８５．８８においてＲ（ＫＬ）の出力がｋどなり、他の
タイミングにおいてｊとなる（第７図参照）。

このように、タイミング７２においてＲ（ＫＬ＞の出力
はｋとなっている。また、このタイミング７２において
５ＥＬ（３）へ供給される制御信号ＴＡＪが“０″信号
、５ＥＬ（１）へ供給される制御信号ＴＡＪＫＬが゛１
″信号、ＩＮＶ（１）へ供給される制御信号ＴＤＩＶが
゛０″信号にある。この結果、タイミング７２において
ＦＡＤ（１）の入力端子Ａに前述した（Ｓｏ）が、入力
端子Ｂにｋが各々供給され、ＦＡＤ（１）からに＋（Ｓ
Ｏ）、すなわち（α・Ｓｏ）が出力される。

そして、この（α・Ｓｏ）が次のタイミング７３におい
てＲ（’Ｍ）から出力される。このタイミング７３にお
いてＳＥＬ　（２）へは制御信号ＴＯＵＴＡとして゛０
″信号が供給されている。しだがって、Ｒ（Ｍ）に読込
Ｊ：れた（αゝ・ＳＯ）はＳＥ［〈２）を介して］マＯ
Ｍ（２＞へ供給され、ＲＯＭ〈２）から、α・ＳＯが出
力される。このα・ＳＯは次のタイミング７４において
ＤＬ（２＞−ａから出力され、次いで、タイミング７６
においてＤＬ（２＞−ｃから出力され、ＥＸＯＲ（１）
の入力端子Ｂへ供給される。

使方、タイミング７６において内部バスｌＮＢ５にシン
ドロームＳ１が出力され、また、この時同時に５Ｗ（２
）へ供給されている制御信号ＤＢＳＷ２が“１“′信号
に立上る。この結果、タイミング７６にＪｊ　イてシン
ドロームＳ１が５Ｗ（２）を介し”（ｌＥＸＯＩ−（（
１）の入力端子Ａへ供給され、ＥＸＯＲ（１）からα８
・５ｏ−１−８ｌ（以下、■と記１；第７図四角枠内参
照）が出力される。そして、この■はタイミング７Ｇに
おいて制御信号ＰＬＳＣＡＬが’　１　”信号にあるこ
とから、スイッチ３０を介してＤＬ（３）へ供給され、
次のタイミング７７においてＤＬ（３）−ａから出力さ
れ、５Ｗ（１）を介して内部バスｌＮＢ５へ出力される
。

タイミング７７において■が内部バスＩ　ＮＢＳへ出力
されると、ＲＯＭ（１）から（■）が出ツノされる。こ
の（■）は、タイミング７８においてＤＬ（１）−ａか
ら出力されＦＡＤ（１）の入力端子Ａへ供給される。一
方、このタイミング７８において、ＳＥＬ　（２）の制
御信号ＴＯＵＴＡ。

ＳＥ、Ｌ（３）の制御信号ＴＡＪ、　Ｓ　Ｅ　Ｌ　（１
）の制御信号ＴＡＪＫＬ、ＩＮＶ（１）の制御信号ＴＤ
ＩＶがいずれも゛１″信号となり１、この結果、Ｒ（Ａ
）に記憶されているデータＡｈ′Ｘ５ＥＬ（２＞、ＳＥ
Ｌ　（３）、ＳＥＬ　（１）を介してＩＮＶ（１）へ供
給され、ここで反転されてＦＡＤ（１）の入力端子Ｂへ
供給される。これにより、タイミング７８においてＦＡ
Ｄ（１）から（■）−Ａ、＾ 寸なわら、（■／α）が出力される。ここで、■／α’
＝（Ｓ１＋α５・Ｓｏ）／α４＝ＥＪ・・・（３２） であり（第（３１）式参照）、シたがってタイミング７
８におけるＦＡＤ　（１）の出力は（ＥＪ）となる。イ
して、この（ＥＪ）が次のタイミング７９においてＲ（
Ｍ）から出ツノされ、ＳＥＬ　（２）を介してＲＯＭ（
２＞へ供給され、ＲＯＭ（２）からＥｌが出力される。

このＥＪは次のタイミング８０においてＩ）Ｌ（２）−
ａから出力される。

この時（タイミング８０）、ＳＷ　（３）、５Ｗ（２）
はいずれも開状態であり、したがって、ＤＬ（２）−ａ
から出力されたＥＪは、５Ｗ（３）。

５Ｗ（２＞を介して内部バスｌＮＢ５へ出力され、この
内部バスＩ　ＮＢＳを介してＥＸＯＲ（３）の入ツノ端
子１３へ供給される。

他方、タイミング７７において５ＥＬ（３）の制御信号
１ΔＪがｌ　Ｑ　１１４ｇ号にあり、したがって同タイ
ミング７７においてＲ（ＫＬ）の出ノＩＪが５ＥＬ（３
）おＪ、び端子］°３を介してアドレス制御回路８（第
２図）へ供給される。アドレス制御回路８は、同タイミ
ング７７においてこのデータＪを入ツノし、３タイミン
グ後のタイミング８０においてデータＷＪが記憶されて
いるＲＡＭ６のアドレスを出力する。これにより、同り
Ｃミンク８ＯにおいてＲＡＭ６からデータＷＪが出力さ
れ、データバスＤＡＢＳ２を介してＬＸＯＲ（３）の入
力端Ａへ供給される。この結果、タイミング８０におい
てＥＸＯＲ（３）からＷ　Ｊ　−１−Ｅ　Ｊ　、ずなわ
ら、正しいデータ＜ＷＪ　＞が出力される。この時、５
Ｗ（４）の制御信号ＤＯ８Ｗは゛′１゛′信号にあり、
したがってデータ＜　Ｗ　Ｊ　’＞は５Ｗ（４）を介し
てＤＬ　（５）へ供給され、このＤＬ（５）によって３
タイミング遅延され、タイミング８３においてデータバ
スＤＡＢＳ１　（第２図）へ出力される。一方、タイミ
ング８０において、Ｒ（Ｋし）の出カッが５ＥＬ（３）
を介してアドレス制御回路８へ供給される。アドレス制
御回路８は同タイミング８０においてこのデータｊを入
力し、３タイミング後のタイミング８３においてデータ
ＷＪのアドレスをＲＡＭ６へ出力する。これにより、デ
ータ＜Ｗ、、ｆ　＞がＲＡＭ６に書込まれる。

以上がデータＷＪの訂正の過程である。以上の過程と全
く同様にして、タイミング７９〜８８（期間７Ｍ４参照
）においてデータＷｋの訂正が行われる。なお、このデ
ータＷｋの訂正過程の説明は省略する。第７図のタイミ
ングチャートを参照されたい。

（５）単−誤りのａ’Ｊ正（前記０項参照）この訂正は
タイミング８６〜９２の間において行われる。Ｊ”ｃｌ
わち、まず、タイミング８６において内部バスＩ　Ｎ　
１３５へシンドロームＳＯが出力され、次いでタイミン
グ８７において内部バスｌＮＢ５ヘシンド［ｌ−ムＳ１
が出力される。この結果、タイミング８７に（１３いて
（Ｓｏ）が、タイミング８８にＪｊいＴ（Ｓ′ｌ）が各
々ＤＬ（１）−ａから出力され、同タイミング８８にお
いてＤＬ（１）−ａから（Ｓｌ）が、ＤＬ（１）−ｂか
ら（Ｓｏ）が各々出力される。一方、このタイミング８
８にＪｊいて、５ＥＬ（１）の制御信号ＴＡＪＫＬが’
　０　”信号、ＩＮＶ（１）の制御信号−ｒ　ＤＩＶが
’　ｉ　”　（８号にあり、したがって、ＦＡＤ（１）
の入力端子（３へ（Ｓｏ）の各ビットを反転したデータ
が供給される。この結果、タイミング、すなわち、（Ｓ
ｌ／Ｓｏ）が出力され、このデータ（Ｓ１／Ｓｏ’）が
次のタイミング８９においてＲ（Ｍ）から出力される。

ここで、データ（Ｓ１／Ｓｏ）は、前記（１１）式から
明らかなように誤りデータＷｊの位置を示すデータｊで
ある。

そして、このデータｊは、タイミング８９においてＳＥ
Ｌ　（２）の制御信号−ｒＯＵＴＡ、５ＥＬ（３）の制
御信号ＴＡＪが各々“Ｏ”　、”　１　”であることか
ら、ＳＥＬ　（２）、ＳＥＬ　（３）を介してアドレス
制御回路８へ供給される。アドレス制御回路８はこのデ
ータｊを入力し、３タイミング後のタイミング９２にお
いて、データＷｊのアドレスをＲＡＭ６へ出力する。こ
れにより、タイミング９２においてＲＡＭ６からデータ
Ｗｊが読み出され、データバスＤＡＢＳ２を介してＥＸ
ＯＲ（３）の入力端子Ａへ供給される。また、このタイ
ミング９２においてシンドロームＳｏ　（＝Ｆｊ）が内
部バスＩ　ＮＢＳへ出力され、同内部バスＩ　ＮＢＳを
介してＥＸＯＲ（３）の入力端子１３へＥＸＯＲ（３）
　からＷｊ　＋ＳＯ＝　＜Ｗｊ　＞が出力され、５Ｗ（
４）を介してＤＬ（５）へ供給され、３タイミング後の
タイミング９５においてデータバスＤＡＢＳ１へ出力さ
れる。

他方、タイミング９０．９１において、内部バスｌＮＢ
５へシンドロームＳｏ、Ｓ１が各々出力され、この結果
、上記と同様の過程により、タイミング９２においてデ
ータｊがアドレス制御回路８へ出力される。アドレス制
御回路８はこのデータｊを受１ノ、３タイミング後のタ
イミング９５においてデータＷｊのアドレスをＲＡＭ６
へ出力する。これににす、データ＜Ｗｊ＞がＲＡＭ６に
読込まれる。

以上がデータ誤り検出弓Ｊ正回路１の詳細である。

次に、第２図に示す構成要素１０〜１４について説明づ
る。

（１）１ラ一フラグ判定回路１゜ 上述した説明にＪ３いては、説明を簡略化するため、デ
ィスクに配録されるデータのフォーマットを第１図に示
すものとし、誤り訂正用データをＰＯ−Ｐ３の４データ
としたが、実際には、１フレームＦｒ内に更に別の４つ
の誤り訂正用データＱＯ〜Ｑ３が付加され、また、デー
タの記録順序もバラバラにされている（クロスインタリ
ーブ）。

なお、この点に関しては、例えば特開昭５７−４６２９
号公報に詳しい。そして、データ誤り検出・訂正回路１
は、まず誤り訂正用データＰＯ−Ｐ３に基づいて、前述
した過程によりデータ誤りの検出・訂正を行い（Ｃ１デ
コードと称される）、また、この際フラグＥＯ〜Ｅ２を
各々エラーフラグ判定回路１０へ出力する。エラーフラ
グ判定回路１０はＣ１デ］−ド時に供給されるフラグＥ
Ｏ〜Ｅ２に基づいてＣ１フラグを作成し、ＲＡＭ６に書
込む。ここで、０１フラグとは、Ｃ１デコードにおいて
チェックされたデータに未訂正のデータが含まれてい”
るか否かを示すフラグである。次に、データ誤り検出・
訂正回路１は誤り訂正用データＱＯ〜Ｑ３に基づいて、
再びＣ１デコードと略同様にして誤りの検出およびΔ１
正を行う（Ｃ２デコードと称される）と共に、フラグＥ
Ｏ−Ｅ２を各々エラーフラグ判定回路１０へ出力する。

またこの時、Ｃ１フラグがエラーフラグ判定回路１０へ
供給される。エラーフラグ判定回路１０はＣ２デコード
時の７ラグＥＯ〜Ｅ２およびＣ１フラグに基づい゛ＵＣ
２フラグを作成し、ＲＡＭ６に書込む。この０２フラグ
は各データＷＯ−Ｗ２３が訂正済か否かを示′？ｌ（厳
密には、データ誤りの確率が考慮しているレベルより高
いか否かを示す）フラグであり、未訂正（ずなわち誤り
の確率が高い）のデータに対応して１″が書込まれる。

このように、エラーフラグ判定回路１０は、Ｃ１、Ｃ２
フラグの作成および書込みを行う回路である。

なお、Ｃ１デコード時には、Ｃ２デコード時に用いられ
る誤り８］正用データＱＯ−Ｃ３も信号データと同様に
扱われる。すなわち、Ｃ２デコード時におい゛（は、シ
ンドローム演算時の全データ数が２８となる（盲楽ｉｔ
号データ＝２４．誤り訂正田￥−々工Ａ） Ｑ）　フラグ検出回路１１等 上述したＣ１デコード、Ｃ２デコードが終了すると、Ｒ
ＡＭ６内の音楽信号データが、０２フラグと共に制御回
路８の制御の下に順次読み出され、データバスＤＡＢＳ
２に出力され、パラレル／シリアル変換回路１２へ供給
される。この時、フラグ検出回路１１は、データに各々
付加された０２フラグをチェックし、そのデータが訂正
済か否かの判断を行い、未訂正の場合に制御信号ＴＥＩ
を補正回路１３へ出力する。補正回路１３はパラレル／
シリアル変換回路１２から出力されるデータが未訂正デ
ータであるか否かを制御信号ＴＥＩに基づいて検知し、
未訂正でなければそのまま出力し、未訂正であった場合
は、直線補間あるいは前置保持の手法でデータ補正を行
い、シリアル／パラレル変換回路１４へ出力する。シリ
アル／パラレル変換回路１４は、補正回路１３から出力
されるシリアルデータをパラレルデータに変換し、ＤＡ
Ｃ（図示略）へ出力する。このＤＡＣの出力がスピーカ
へ供給されて、音楽が発生ずる。

以上説明したように、この発明によれば、まずデータＪ
をＢ／２＋１としてデータｋ　＝Ｂ−Ｊを算出し、次い
でデータＪ、ｋが、 ♂＋ａｋ＋　ａＬ＝　Ｏ−（Δ） なる式を満Ｈ，するか否かをチェックし、次いでデータ
Ｊをインクリメン１−シて、このデータＪに対応Ｊるデ
ータｋをｎ出し、次いでデータＪ、ｋが上記（Ａ）式を
満足するか否かをチェックし、以下、この繰返しにＪ：
り前記（１４）、（１５）式を共に満足するデータＪ、
にの組を検出するようにしたので、二重誤りの検出を短
時間で、かつ、最小限のハードウェア構成によって行い
得る利点が得られる。

【図面の簡単な説明】

第１図はディジタルオーディオディスクに信号データＷ
Ｏ−Ｗ２７Ｌ３よび誤り訂正用データＰＯ〜Ｐ３が各々
記録されている状態を示す概略図、第２図はこの発明の
一実施例によるＣＤプレーヤの構成を示すブロック図、
第３図は同ＣＤプレーヤにおけるデータ誤り検出・訂正
回路１の構成を示すブロック図、第４図は第２図に示し
たタイミング制御回路のうちデータ誤り検出・ａ］正開
回路１関係するタイミング信号を発生する部分のみを抜
き出したタイミング信号発生回路２７の構成を示す図、
第５図〜第７図は各々同データ誤り検出・訂正回路１の
動作を説明するためのタイミングチャート、第８図は同
データ誤り検出・訂正回路１において、「誤りなし」お
よび「単−誤り」を各々検出する際のタイミング図、第
９図は同データ誤り検出・訂正回路１において「二重誤
り」を検出する場合の動作フローチャートである。 ２１・・・・・・シンドローム演算部、２２・旧・・乗
除枠部、２３・・・・・・加減算部、２４・・・・・・
二重誤り検出部、Ｒ（Ｂ）、Ｒ（Ｌ）、Ｒ（ＫＬ）・・
・・・・レジスタ、ＨＡＤ・・・・・・ハーフアダー、
ＩＮＶ（２）・・・・・・インバータ、ＦＡＤ　（２）
　・旧・−７／Ｌ、７’／−１ＲＯＭ（３）・・・・・
・リードオンメモリ、ＥＸＯＲ（２）・・・・・・イク
スクルーシブＡアゲート、ＤＬ（４）・・・・・・ディ
レィレジスタ、５ＥＬ（４）・・・・・・セレクタ、３
２・・・・・・０検出回路。 出願人　日本奈′ａ製造株式会社

Claims (1)

1. 【特許請求の範囲】 リードソロ七ン符号に基づいてデータ二重誤りを検出（
   るデータ二重誤り検出方法において、＜ａ　＞　シンド
   ロームＳＯ〜Ｓ３を算出する第１の過程と、 （ｂ）　前記シンドローム５ｏ−８３に基づいて、Ｓ１
   ２＋５Ｏ−８２ Ｓ１２＋５Ｏ−３２ なるデータｔｌ’、α８を各々算出する第２の過程と、
   （Ｃ）　前記データαをデータＢに変換する第３の過程
   と、 （（１）　前記データＢから、データＪ＝８／２＋１を
   算出する第４の過程と、 （ｅ）　前記データＢおよびｊから、データに−Ｂ−１
   を算出する第５の過程と、 ＜１）　前記データαＡ、　Ｊ　、　ｋから、ＣＡ＝♂
   ＋（ｚＬ＋（ｘｋ なるデータＣＡを算出する第６の過程と、（ａ　）　前
   記デーＯＡが「０」が否かをチェックする第７の過程と
   、 （１１）　前記データノをインクリメントする第８の過
   程と、 を有し、前記第５〜第８の過程を繰返し実行することに
   より、前記データＯＡが「０」となる時のデータＪ、１
   （を検出することを特徴とするデータ二重誤り検出方法
   。