JPS6077529A - デ−タ誤り検出・訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

この発明はディジタルオーディオディスク（ＤＡＤ）プ
レー１７において用いられるデータ誤り検出・訂正回路
に関づる。 〔背州技術〕 Ｄ　Ａ　Ｄシステムにおいては、ディスクに最初からあ
る欠陥、取扱い中に生じたディスクの欠陥。 再生メカニズムの変動や乱れ等の原因で、データ誤りが
発生する。このデータ誤りを放置しておくことは、音楽
信号再生上極めて好ましくなく、したがって、Ｉ）　Ａ
　Ｄプレーヤにおいては、このデータ誤りを検出し、訂
正する回路が不可欠である。 さて、このデータ誤りを検出する方法として、リードソ
ロモン符号による方法が知られている。 以下、この方法について説明する。まず、ディスクには
音楽信号データと共に、予め誤り訂正用データを記録す
る。第１図はディスクに各データが記録されているとこ
ろを示す概略図であり、この図に承り例においＣは、１
フレームＦｒ　（誤り訂正のためのデータ単位）が信号
データＷＯ〜Ｗ２７（各８どツト）と、誤り訂正用デー
タＰＯ〜Ｐ３（各８ビツト）と、同期パターン５ＹＮＣ
とから構成されＣいる。（なＪ５、実際のディスクでは
、これらに加えてコントロールデータ、前記誤り訂正用
データ１〕０〜Ｐ３とは更に別の誤り訂正用データが、
記録されているが、ここでは説明を簡略化するために省
略している。また、これら各データはＥ　Ｆ　Ｍ　（Ｅ
　ｉｇｈｔ　ｔｏ　Ｆ　ｏｕｒｔｅｅｎ　Ｍ　ｏｄｕｌ
ａｔ：Ｏｎ）方式により変調されてディスクに記録され
ている。）そして、誤り訂正用データＰＯ〜１〕３の８
値は各々次の式を満足するように設定されている。 なお、この（１）式におりるαはＦ（Ｘ）＝Ｘ＆＋Ｘ＋
Ｘ＋Ｘ＋１を法とづる原始元である。 次に、再生時においては第１図に示ず各データＷＯ〜Ｗ
　２７　ｉＪ３よびＰＯ−Ｐ３を各々読出し、この読出
した各データに基づいて次の演算によってシンドローム
ＳＯ〜Ｓ３をめる。 ・・・・・・（２） そして、このシンドロームＳＯ〜Ｓ３の８値に暴づいて
、以トのようにしてデータＷＯ〜Ｗ２７゜］〕０〜ｌ’
　３の誤りの有無の判定、検出ａ３よび訂正をｆｊう。 なお、このリードソロモン符号法においては信号データ
ＷＯ−Ｗ２７と、誤り訂正用データＰＯ〜Ｑ３とを全り
１ｇ別しない。すなわち、誤り８Ｊ正用データＰＯ〜１
〕３は、実質的には信号データＷＯ〜Ｗ２７に続く仮想
的な信号データＷ２８〜Ｗ３１と見做りことができ、し
たがって誤り５Ｉ正用データＰＯ〜Ｐ３の誤りも検出づ
るＣとができる。 そして、データＰＯ〜Ｐ３の誤りは各々、データＷ２８
〜Ｗ３１の誤りとして認識し得る。例えば、３０番目の
データＷ２９が誤りであると検出された場合は、誤り訂
正用データＰ１が誤っていることを意味づる。 ■　誤りの有無の判定 なる式が成立するか否かを調べる。成立りればデータＷ
Ｏ〜Ｗ２７．ＰＯへ・１〕３のいずれにｂ誤りがなく、
成立しな

【ノればデータＷＯ−Ｗ２７゜ＰＯ〜Ｐ３の内
の１つあるいは複数に誤りがある。 ■　単−誤りの検出 いま仮に第ｊ番目のデータＷｊのみに誤りがあるとする
と、 なる式が成立する。ただし、この式においてＥｊは正し
いデータＷｊとディスクから読み出されたデータＷｊと
の差（すなわち、データ誤差であり、誤りパターンとも
いう）である。この（４）式から、次の式が得られる。 Ｓｌ’　＝ＳＯ−８２・・・・・・（５）Ｓ２２＝Ｓ１
・Ｓ３　・・・・・・（６）また、データＷｊに誤りが
あれば、 ＳＯ≠０　・・・・・・（７） Ｓｌ　１０　・・・・・・（８） Ｓ２≠０　・・・・・・（９） Ｓ３≠０　・・・・・・（１０） なる式が成立づる。したがって、上記（５）〜（１０）
式が成立するか否かを調べ、いずれも成立づれば、デー
タＷｊのみに誤りがあることが検出される。この場合、
そのデータ誤差Ｅｊはシン■　単−誤りのｚｊ正 前記（４）式から、 Ｓｌ／Ｓｏ−α　・・・・・・（１１）なる式が導かれ
る。したがって、この（１１）式左辺の演粋を行い、そ
の演ｎ結果の対数をとることにより、誤りデータの位置
ｊが検出される。そこで、ディスクから読み出された１
−タＷｊにデータ誤差Ｅｊ　＝ＳＯを加算し、正しいデ
ータＷｊ（以下、この正しいデータＷ、１を＜Ｗｊ＞と
記す）を得る。 Ｗｊ　＋Ｅｊ　＝　＜Ｗｊ　＞　・・・・・・（１２）
■　二重誤りの検出 いま仮にデータＷｋとＷＪどに誤りがあるとづると、 なる式が成立づ−る。ただし、この（１３）式に（１３
い（、Ｅｋ、Ｅｌは各々データＷｋ　、Ｗｊのデータ誤
差である。この（１３）式から次の式が得られる。 Ｓｌ’　＋５Ｏ−８２・・・・・・（１４）また、この
例の場合、 Ｏ≦に、ｆ≦３１　・・・・・・（１６）ｋ≠ノ　・・
・・・・（１７） なる式が成立す“る。なおここで、ｋ、！＝２Ｂ〜３゛
１は前述したように誤り訂正用データＰＯ〜Ｐ３に誤り
がある場合である。 しかしく、上記第（１４）式、第（１５）式の右辺の値
をシンドロームＳＯ〜Ｓ３からめ、次いで上記（１４）
〜（１７）式を満足するに、Ｊの組をめる。このに、ｌ
の組がまれば、データＷｋ　、Ｗｊに各々誤りがあるこ
とになり、一方、求まらず、かつ誤りなし、あるいは単
−誤りでないならば、データＷＯ−Ｗ２７．ＰＯ〜Ｐ３
に３個以上の誤りがあることになる。４Ｔお、シンドロ
ーム５ｏ−８３によっては、三重誤り以上の誤りデータ
位置の検出は不可能である。 ■　二重誤りの訂正 データＷｋ　、ＷＪに各々誤りがある場合、各データ誤
差Ｅｋ　、Ｅｊを各々次式に基づいてめる。 ・・・・・・（１８） 次に、上記■の過程によって検出されたｋ　、　Ｊの値
に対応づるデータＷｋ　、ＷＪに各々、データ誤差Ｅｋ
、Ｅｊを加算し、 Ｗｋ　＋Ｅｋ　＝　＜Ｗｋ　＞・・・・・・（１９）Ｗ
Ｊ　＋Ｅｊ　＝　＜Ｗｊ　＞・・・・・・（２０）これ
により、正しいデータ＜Ｗｋ　＞　、＜ＷＪ　＞を得る
。 以上がリードソロモン符号によるデータ誤りの検出およ
び訂正方法である。 （発明の目的） この光明は上述したリードソロモン符号によるデータ誤
りの検出および訂正を短時間で、かつ、１１】小限のハ
ードウェア構成によって実行することができるデータ誤
り検出・８］正回路を提供することを］］的どしくいる
。 （発明の特徴） この発明は次の各構成要件を備えたことを特徴としてい
る。 （ａ　）シンドロームを演算するシンドローム演σ部。 （１））内部バス。 （Ｃ）前記内部バスに出力されているデータを数１１「
１変模り−る数値変換手段。 （ｄ　）前記数値変換手段の出力を加減算する加減ｒＪ
卆手段。 （ｅ　）前記加減算手段の出力を逆変換する逆変換手段
。 （［）前記逆変換手段の出力を記憶する複数のレジスタ
。 （ｇ）前記レジスタの出力を加１’ｌ？ｌる加締手段。 （１１ＮＷＪ記加減算手段の出力に基づいてデータ誤り
の有無および誤りデータの位置を検出づるデータ誤り検
出手段。 （ｉ）前記内部バスに出力されるデータに基づいて誤り
データを訂正りるデータ晶ｊ正部。 （ｊ　）前記シンドローム演幹部と前記内部ノ＼スとの
間、前記数値変操手段と前記加減算手段との間、前記加
減算手段と前記逆変換手段およびデータ誤り検出手段と
の間、前記加締手段と前記内部バスとの間、前記データ
誤り検出手段と前ｎｔ！　Ｊｌｌｌ減詐手段どの間を各
々接続づる複数の接続手段。 （ｈ）前記各接続手段を制御１するタイミング信号を発
生りるタイミング信号ＩＦ、　４：回路。 〔実施例の説明〕 第２図はこの発明の一実施例にＪ、るデータ誤り検出・
訂正回路１を適用したＣ［〕（コンバクＩ−′５−イス
ク）ブレー１７の要部の構成を示ケブＤツク図である。 なお、以下の説明において（、ｔ、ディスクに記録され
ているデータの）Ａ−マットを第１図に承りものである
とする。第２図において、信号ＩＮＰはデ２ｆスクから
光学系を介して読み出された仁５’ｉ　（Ｉ三Ｆ　Ｍ変
調された信号）であり、この信号Ｉ　Ｎ　Ｐは受信回路
２へ入力される。受信回路２は１６号ＩＮＰに含まれる
ｆ−タビッ１〜をＥＦＭ復調回路３へ供給づると共に、
信号ＩＮＰに含まれ（いる同期パターン５ＹＮＧに基づ
いてフレーム同明信号ＶＦＳＹＮＣを作成し、アドレス
制御回路Ｅ３へ出力りる。ＥＦＭ復調回路３は、ＥＦＭ
変調された１シンボル＝１４ビツトのデータをもとの′
１シンボルー８ビットのデータに復調し、バッファ／レ
ジスタ４へ順次直列に供給する。バッファレジスタ４は
ＥＦＭ復調回路３から供給されるデータを一時記憶する
レジスタであり、ＥＦＭ復調回路３から出ツノされる直
列データを並列データに変換づる直−並変換回路Ｊ５よ
び複数のレジスタをイラし−〔（ｊ４成され、その出力
がゲート回路７へ供給される。Ｊ１込み制御回路５は、
バッファレジスタ４のｔ１１込みおよび読出しを制御り
−る回路であり、アドレス制御回路８から出力指令ＥＦ
ＭＤが供給された場合に、制御信号ＷＥをＲＡＭ（ラン
ダムアクセスメモリ）６のリード／ライ１−制御端子］
（／Ｗおよびゲート回路７の制御端子へ各々出ツノする
。これにより、ＲＡＭ６が書込み可能状態になると共に
、ゲート回路７が開状態となり、）＼ソファレジスタ４
内のデータがグー１〜回路７おＪ：び］でＡＭ６の書込
み用データバスＤＡＢＳ１を介してＲＡＭ６へ供給され
、アドレス制御回路８から出力されているアドレスに書
込まれる。また、この書込み制御回路５はバッファレジ
スタ４内のデータがＲＡＭ６へ出力された時点で制御信
号ＶＳＹＭＢをアドレス制御回路８へ出力り−る。ＲＡ
　Ｍ　６はディスクから読み出された各データ、す゛な
わら、信号データＷＯ〜Ｗ２７おＪ：び誤り訂正用デー
タＰＯ〜１フ３が記憶されるメモリであり、フＩドレス
制御回路８から端子Δ１〕へ供給されるアドレス信号に
よって、アドレスが制御され、また、読み出されたデー
タは出力用データバスＩ）　Ａ　Ｂ　Ｓ　２へ出力され
る。アドレス制御回路８は、ル−ム同期信号ＶＦＳＹＮ
Ｃ，制御信号Ｖ　Ｓ　Ｙ　Ｍ　［３ｔ３　Ｊ：　ヒｆｌ
ｉｌｌυ１１仏号Ｅ　Ｆ　ｆｖｌ　Ｄに基づいて書込み
アドレスを作成し！こり１ｍ込まれたデータのうち、誤
り処理に要”Ｊる７−タ（ＷＯ−′−Ｗ２７．’ＰＯ〜
Ｐ３）を読み出りのに必要なアドレスを作成したり、ま
た、データ誤り検出・訂正回路１がら出力される、誤り
データの位置を示すデータｊ、に、ｔに基づいてにすｊ
゛−夕が記憶されているアドレスを指示Ｊ゛るノ′トレ
ス信号を作成し、ＲＡＭ６へ入出力づる等、各種のノア
ドレス制御を行う。 データ誤り検出・訂正回路１はアドレス制御１回路８の
制御の下にＲＡＭ６がら順次出力されるデータを読込み
、リードソロモン復号法によって誤りがあるか否かのヂ
エツクを行い、誤りが検出されＩこ場合はぞの８１正を
行う回路である。 なＪ３．９はタイミングｌＩＪ　６１１回路であり、こ
れはｆ−夕誤り検出８Ｊ正回路１．アドレス制御回路８
費を含む装盾全体を制御するだめの各種タイミング信号
を発生するものである。（特に、データ誤り検出、■正
に関係する部分は第４図にタイミング１８号発生回Ｍ２
７として抜き出して示しである。 ）また、図に示す構成要素１０〜１４については最後に
説明づる。 以下、この発明に係るデータ誤り検出・ｔ’ｒＪ　ｊＴ
回路１について詳述する。 （データ誤り検出・訂正回路１の詳細）〔１〕　各部の
構成および機能 第３図および第４図は共にデータ誤り検出・訂正回路１
の構成を示づブロック図である。 最初に、第３図における各記号について説明りる。 ＲＯＭ（）：リードＡンリーメ七り ＦＡＤ（）：フルアダー ＩＮＶ（）：インバータ ５ＥＬ（ｌセレクタ Ｒ（）：８どツ１へレジスタ ＤＬ（）：デイレイレジスタ（８ピツ１〜）ＥＸＯＲ（
）：イクスクルーシブＡアゲー１−３Ｗ（ｌスイッチ回
路 １」Δ１）（ｌハーフアダー ＧＯＭＰ：比較器 １＜ａ（）：１ピツｊ〜レジスタ ＡＮＤ二アンドゲート ０Ｒ（）ニア１アゲート Ｎ０Ｒ（）：ノアブート 以下、これらの記号を用いて説明を行う。 次に、第３図および第４図の各部の構成を説明りる。 このデータ誤り検出・訂正回路１は大きく分番ノると、
シンドローム演算Ｂｔ＜　２　’ｌと、乗除算部２２と
、加減Ω＾ｌ５２３と、二重ば；り検出部２４と、単一
−Ｊｆり検出部２５と、データ訂正部２６と、これに加
え゛Ｃ第２図に示したタイミング信号制御回路９の一部
であるタイミング信号発生回路２７（第４図）とから構
成されている。 （１）シンドローム演樟部２１ このシンド１」−ム演ｎ部２１は前記第（２）式に承り
シンドローム８０−３３を算出する回路であり、シンド
ローム演怜回路２１−１〜２１−４から構成される。シ
ンドローム演ｎ回路２１−１はデータバス１）Ａｌ２Ｓ
３＜第２図参照）を介して供給される、１フレームＦｒ
内の各データＷ　Ｏ〜Ｗ２７．ＰＯ〜Ｐ３を順次累樟す
ることによりシンドローム５Ｏ（８ビツト）を算出し、
この算出結果を記憶すると共に、５Ｗ（５）へ出カシる
。 同様に、シンドローム演紳回路２１−２は、各データＷ
Ｏ〜Ｗ２７．ＰＯ−Ｐ３に各々（Ｘ　（ｎ　＝Ｑ〜３１
）を乗界して累算することにより、シンドロームＳ１を
算出し、この搾出結果を記憶りるとＪｔ＝に、５Ｗ（６
）へ出力Ｊる。シンドローム演Ｃ）回路２１〜３．２１
−４も同様にしてシンド［１−ムＳ２．８３を各々算出
し、５Ｗ（７）、５Ｗ（８）へ出力づる。 （２）乗除算部２２ この乗除算部２２は、例えば前記第（５）。 （６）式のシンドローム乗客１、第（１１）式のシトロ
ーム除粋、あるいは第（Ｉ　Ｅ３　）式の乗除０等を行
う回路であり、主要部の構成Ｊ３よび普幾能は次の通り
である。 （２−１）　ＲＯＭ　（１） こ（７）ＲＯＭ（１）は、内部バス１ＮＢｓを介してア
ドレス端子ＡＤへ供給されるデータ（Ｄとする）を数値
変換りる回路であり、８ピッ１−データＤをＧＦ　（２
）の元αに対応させてα→χの変換をｌｉう。（以下、
この変換をＪａ（、Ｄ）と表記する。）そして、ＲＯＭ
（１）にはアドレスＤ内に予め値ｆｏｏｌ）が記録され
ている。ここで、このＲＯＭ（１）を設けた理由は乗除
算を加減算によつ−Ｃ処理りるため、および、前記第（
１１）式の演算結果からｊをめる時にこの数値変換が必
要となるためである。 （２−２）ＤＬ　（１） ８ビツトのレジスタａ、ｂから構成されるディレィレジ
スタであり、クロックパルスφ（第４図参照）に１％づ
いて入力データが転送される。 （２−３）ＩＮＶ　（１） 制御信号１’　Ｄ　Ｉ　Ｖが゛１″信号の時にインバー
タとなり、“Ｏ″信号時にはスルーとなる。二重誤り検
出部２４内のＩＮＶ　（２）も全く同一構成ぐある。 （２−／１）ＦＡＩ）（１） 数値変換されたデータの加減綿を行う。すなわち、ＩＮ
Ｖ（１）がスルーとして動作する場合は加算器として動
作し、ＩＮＶ（１）がインバータとして動作する場合は
減算器として動作する。このＦＡＤ　（１）は実質的に
データの乗除算を行う。 （３）加減算部２３ この加減篩部２３は、例えば前記第（５）式が成立する
か否かを調べる際必要となるｒｓ１’　−８Ｏ−３２Ｊ
の減幹、前記第（１４）式、第（１５）式の各右辺の加
算等を行う回路である。なおここで、シンドロームＳＯ
〜Ｓ３の演算はｔジュロ２の演算によって行われる。ジ
なわら、加算は各対応ビットのイクスクルーシＩＡアを
とることによって行われ、したがって桁トげがなく、ま
た、減算は加算と同−演算となる。以ト、主要部の構成
および機能を説明りる。 （３−１）ＲＯＭ　（２） このＲＯＭ（２）は数値変換されたデータ、１（Ｄ）を
逆変換し、データ１）に戻すためのＲＯＭであり、その
アドレス端子ＡＤへデータＪ（］（＋、））が供給され
ると、データＤをＤＬ　（２）へ出力する。 （３−２）ＤＬ（２） ８ピッ１−のレジスタａ、ｂ、ｃから構成されるディレ
ィレジスタであり、り０ツクパルスφに基づいて入力デ
ータが転送される。 （３−３）ＥＸＯＲ（１） モジ、′Ｌ口２の加減算を行うイクスクルーシプオアゲ
ートである。 （３−３）スイッチ３０ このスイッチ３０はＩｌｌ　９８信号ρＬＳＣＡＬが”
　１　”信号の時、端子ＣとＡとが接続され、ＩＩ　Ｏ
Ｉ＋信号の時、端子ＣとＢとが接続されるスイッチであ
る。 （４）二重誤り検出部２４ データＷＯ〜Ｗ２７．ＰＯ〜Ｐ３に二重誤りがあるか否
かを検出する回路である。 （４−１）　Ｉ−ＩＡＤ こσ）　ｌ−Ｉ　Ａ　Ｄは８ピツ１へのレジスタＲ（Ｂ
）の出力の１／２に１１１を加ｒｘ　ｉｔ　ＡＨ鮪でム
＾　４−１すわち、Ｒ（Ｂ）の下位第２ピツ１〜（ＬＳ
８の次のビット）から第６ビツトまでがｌ−Ｉ　Ａ　Ｄ
の入ツノγ−タとして供給され、ＨＡＤはこの入力デー
タに「１」を加算して出カシ−る。なＪゴ、Ｒ（Ｂ）の
出力の内の５ビツトのみをＨＡＤの入力とし−Ｃいる理
由は、Ｒ（Ｂ）の上位２ピッ１〜が実際上は′０゜０′
″であるからである。 （４−２）Ｒ（Ｌ） 制御信号ＴＬＤＬＡに基づいて入力データを読込む８ビ
ツトレジスタであり、内部のデータが八Ｎ０（１）の出
ノＪ（”　１　”信号）によりインクリメントされる。 （４−３）ＣＯＭＰ レジスタＲ（ｔ−）の出ツノと予め内部設定され−（い
る定数「３１」とを比較し、Ｒ（Ｌ）の出力が「３１」
に一致した場合に”　ｏ　”信号を、一致していない場
合に゛１″信号を各々出力する比較器である。 （１−４）ＦＡＩ）（２＞ 入力端子Ａ、Ｂへ各々人力されるデータを加０し、加ｎ
結果を出ツノ端子Ｓがら出力するフルアダであるが、他
に特別の比較機能を有している。づなわら、このＦＡＤ
　（２）は人ツノ端子Ｂのデータか入力端子Ａのデータ
より小の場合に端子Ｃがら”　１　”信号を出力し、ま
た、大または等しい場合には“０″信号を出力づる。 （４−５）ＲＯＭ（３） ＲＯＭ（２）と同様に、数値変換されたデータの逆変換
を行うためのＲＯＭである。 （４−６）Ｒａ　（Ｅ２） １ビツトのフラグレジスタであり、二重誤りが検出され
た場合に“１″信号が書込まれる。この“′じ信号は１
三２フラグどしで、端子−１−４を介しくエラーフラグ
判定回路１０（第２図）へ出ツノされる。 （５）　Ｑｌ−誤り検出部２５ １−タＷＯ〜Ｗ２７．Ｐｏ〜Ｐ３に単−誤リカあるか否
かを検出する回路である。 （５−１）　Ｏ検出回路２９ この回路２９は人力されるデータがｒＯＪであるか否か
を検出する回路であり、ｒＯＪであった場合に゛１″１
″信、「０」でなかった場合に１１０１１信号を各々出
力づ′る。゛ （５−２）Ｒａ　（ＥＯ） １ビツトのフラグレジスタであり、前記第（３）式が成
立する場合に°′１″信号が書込まれる。このＩＩ　Ｉ
　ＩＩ倍信号ＥＯフラグとして、端子１−６を介してエ
ラーフラグ判定回路１０／＼出力される。 （５−３）Ｒａ　（Ｅｌ） １ビットのフラグレジスタぐあり、単−誤りが検出され
た場合に゛１″１″信書込まれる。この゛１″１″信Ｅ
１フラグとして、端子−「５を介してエラーフラグ判定
回路１ｏへ供給される。 （６）データｈＪ正部２６ データ８Ｊ正部２６は、前記第（１２）式、第（１９）
式、第（２０）式の各演算を行うものひ、データバスＤ
ΔＢＳ２を介し゛Ｃ供給されるｉ゛−タＷｊ　、Ｗｋ　
、Ｗｊに各々内部バスＩ　ＮＢＳを介して供給される誤
差データｌＥｊ　、　ｔｕｔ　、　ＥＪをトＸ０Ｒ（３
）において加算し、この加算結果＜Ｗｊ＞、＜Ｗｋ　＞
、＜Ｗｊ〉・を各々ＤＬ　（５）および端子［２を介し
てＲＡＭ６　（第２図）へ出力する。 （７）タイミング信号発生回路２７ このタイミング信号発生回路２７は、実際には第１図に
示しＩこタイミング制御回路９の一部であり、これは水
晶振動子２７ａの固有振動数に対応するり［１ツクパル
スφを発生するど共に、さらに、このり【コックパルス
φをタイムベースとした各制御信号ＳＯＥ、ＳＩＥ・・
・（第５図〜第７図参照）を各々発生Ｊる回路であり、
クロックパルスφおよび各制御信号ＳＯＥ、ＳＩＥ・・
・は各々第３図の回路各部へ出力される１゜ 〔２〕動作 次に、上述したデータ誤り検出・訂正回路１の動作を第
５図〜第７図に示すタイミングチャー１−を参照して説
明づる。 最初に、第５図〜第７図について説明する。まず、この
ｆ−夕誤り検出・訂正回路１は１フレームｌ−ｒ内の各
データＷＯ〜Ｗ２７．ＰＯ〜Ｐ３の誤りのヂＩツクＪ３
よびＰｉＪ　ｊＦを第５図〜第７図に示ずタイミング１
〜９３の間にＪ３い−Ｃ行う。ここぐ、タイミング１の
立上がり（左端）はシンドローム演算部２１の各演算回
路２１−１−２１−／ｌにｉＪ３いてシンドローム５ｏ
−３３の算出が終了した時刻である。また、各タイミン
グ１〜９３はりＵツクパルスφをベースとしている。す
なわら、クロックパルスφは各タイミング１〜９３の境
界にＪ３いて立上る。また、波形図は第４図の各制御信
号ＳＯＥζＳＩＥ・・・の波形であり、１ルベルが“１
″信号を、ＬレベルがＩＩ　ＯＩＩ倍信号表わしている
。 ここで、この波形図の見方を一例を挙げて説明りる。例
えば、第５図において制御信号ＳＯＥはタイミング２　
Ｊ３よび１１においてパ′ビ′信号どなる。 したがって、第３図におりる５Ｗ（５）（第３図左上部
）はタイミング２および１１において開状態となり、シ
ンドロームＳ　Ｏが内部バスｌ　Ｎ　［３３へ出力され
る。また、例えば信号１）　Ｌ　Ｓ　ＣＡ　Ｉ−はタイ
ミング８，１１．１５において”　１　”信号となる。 したがっ（、スイッチ３０（第３図中央部）はタイミン
グ８．１１．１５においＣその端子Ｃと端子Ａとが接続
され、その他のタイミング１〜２１（除８．１１．１５
）においては端子Ｃと端子Ｂとが接続される。 また、第５図〜第７図の各波形図の下には第３同各部の
入力端のデータ、出力端のデータあるいはパスライン十
のデータをタイミング１〜９３にλ・１応して示してい
る。例えば、第５図にＪ′３いてＩＮ　Ｆ３　Ｓの欄は
、内部バスＩ　Ｎ　［３Ｓ上のデータを示し、ト△Ｉ）
（１）−８の欄はフルアダＦＡＤ（１）（第３図）の入
力端子Ｂのデータを示し、また、Ｒ（〜１）の欄はレジ
スタＲ（Ｍ）の出力データを示しＣいる。また、第５図
および第６図においては、タイミング１８〜２１が重複
して示されている。 また、第５図〜第７図には各種の省略記号が用いられて
Ｊ３す、以下、これらについて説明する。 ます゛、（ンは数値変換されたデータを示す。例えば（
Ｓｌ）はシンドロームＳ１の値をＲＯＭ（１）（第３図
）によって数舶変模した値Ｊｇ（Ｓ　ｉ　）を示してい
る。また、８０１，８０２゜Ｓｌ　１．Ｓｌ　２．Ｓ２
２の意味は各々第５図の四角の枠内に示づ。なお、ここ
に示さていないもの（８０３，８３４等）も同様の法則
で略記されたものである。また、Ｓ４．Ｓ５．Ｓ６の意
味についても第５図の四角の枠内に示づ。 次に、誤り検出・訂正の過程を順次説明Ｊる。 （１）誤りの有無の判定（前記０項参照）この判定はタ
イミング９〜１３の間（第５図に示す期間ＴＭ１参照）
において行われる。すなわち、まず、タイミング９にお
いては、内部バスｌＮＢ５にシンドロームＳ２が出力さ
れ、しｌこびって、１ｌｊ−誤り検出回路２５のＯ検出
回路２９　／Ｊｌ　ｒら、シンドロームＳ２が「０」で
あるか否かの判別結果が出力される。この判別結果は次
のタイミング１０において、第８図に示りＪ：うにＲａ
（１）から出力される。次に、タイミング１０にＪ３い
でＧＪ内部バスＩ　ＮＢＳにシンドロームＳ１が出力さ
れ、し７ｃがっ−ＣＯ検出回路２９からシンドロームＳ
１が「０」であるか否かの判別結果が出力される。 この判別結果は次のタイミング１′１におい（１＜ａ（
１）から出力され、また、この時同時にＲａ（１）内の
シンドロームＳ２の判別結果がＲａ（２）からｉｌ力さ
れる。これにより、ＡＮＤ　（２）からシンド１」−ム
Ｓ２．Ｓｌの各判別結果の論理ｌｒ１が出力される（第
８図参照）。以下、同様の動作ににす、タイミング１３
においては、ＡＮＤ（２）の出力が、第８図に承りよう
にシンドロームＳｏ、Ｓ３の各判別結果の論理積となり
、また、Ｒａ（８）（７）出力がシンドロームＳ１．８
２の各’Ｉ’ｌｌ別結宋の論理積となり、したがって、
ＡＮＤ（３）の出力がシンドローム５Ｏ−８３の各判別
結果の論理■＾となる。この結果、シンドロームＳＯ・
〜Ｓ３が全て［０」の場合（データ誤りがない場合）は
、タイミング１３［おいてＡＮＤ　（３）の出力が’　
＋　”信号となり、一方、ランド１コームＳＯ〜Ｓ３の
中にｒＯＪ以外の１直が含まれている１↓Ａ合（誤りが
ある場合）は、ΔＮ＋）（３）の出力が゛０″信号とな
る。このＡＮＤ　（３）の出力はタイミング１３におい
て゛１゛′信号となる制御信ＥＯフラグとして端子Ｔ６
へ出力される。しかして、このＥＯフラグによって誤り
の有無の判ジノ１１が可能となる。 （２）単一πＩりの検出（前記０項参照）この検出はタ
イミング２〜１５の間にＪ５いて行われる（第５図の期
間１−Ｍ２参照）。まず、タイミング２において内部バ
スＩ　Ｎ　Ｂ　Ｓにランド１−１−ムＳＯが出力される
と、同タイミング２にＪ３い（ＲＯＭ（１）から（ＳＯ
）が出力される。この（Ｓｏ）は次のタイミング３に−
３い’ＵＤＬ（１）−ａから出力される（第５図にお（
〕るＤＬ（１）−ａのｌＩＩ参照）。また、タイミング
３にあい（内部バスＩ　ＮＢＳにシンド【］−ムＳ２が
出力されると、同タイミング３ニＪ３イ（ＲＯＭ　（１
）　カラ（Ｓ２）が出力される。したがって、次のタイ
ミング４にＪ３いては、１つり、　（１）　ａ、　Ｉ）
Ｉ　（１）−ｂに各々（３２）、（３０）か出力される
。このタイミング４において、８ｌ−１（１）へ供給さ
れる制御信号ＴＡＪＫＩ−，，Ｉ　ＮＶ　（１）へ供給
される制御１伊呆−１’ＡＩＶは−ＩＬに’　ｒ）　”
仁娶１あるーしたがつ（−、ＤＬ　（１）−ｂの出力が
５ＥＬ（１）を介し−ＣＩＮｖ（１）へ供給サレ、また
、ＩＮＶ（′１）はｌｊなるスルーとしＣ動作し、この
結果、タイミング４に８３いてＤＬ（１）−ａの出力が
ＦＡＩ）（１）の入力端子△へ、ＤＬ（１）−ｂの出力
か１−△Ｄ（１）の入力端子Ｂへ各々供給され、［−Ａ
Ｉ）　（１）から（Ｓ２）→−（Ｓｏ）、すなわら、（
８０２）が出力される。そして、この（５０２）か次の
タイミング５においてＲ（Ｍ）から出力される（第５図
Ｒ（Ｍ　）の欄参照）。このタイミングりにＪ３いて、
ＳＥＬ　（２）の制御信号−１−ＯＵ　Ｔ八は’　０　
”　４ｇ号にあり、したがって、同タイミング；〕にｄ
３いて１で（Ｍ）の出力（ＳＯ２）が５ＥＬ（２）を介
してＲＯＭ（２＞のアドレス端子ＡＤへ供給され、ＲＯ
Ｍ（２）からＳＯ２が出力される。この３０２は次のタ
イミング６においてＤＬ（２）−ａに、タイミング７に
ａ３いてＤＬ（２）−ｂから、タイミング８にｄ３いて
Ｄ（２＞−Ｃに舶次出力され、このタイミング８におい
てＥ　Ｘ　ＯＲ（１）の入力端子Ｂへ供給される。同様
に、タイミング６においてＤＬ（１）−ａ、ｂから各々
（Ｓｌ）が出力され、したがって１：△Ｄ（１）から（
８１１）が出力され、タイミング７においで、この（８
１１）がＲ（Ｍ）から出力され、したがって、ＲＯＭ（
２）から８１１が出力され、タイミング８におい−（、
この８１１がＩＪＬ−（２）−ａから出力される。この
タイミング８にＪ３いて５Ｗ（３）の制御信号Ｄ　［３
Ｓ　Ｗ　３は゛′１″イＦ：号にあり、したがって５Ｗ
（３）がＵｎ状態にある。以上の結果、タイミング８に
おいてＥＸＯＲ（１）の入力端子Ａ、Ｂに各々３１１，
８０２が供給され、したがって、１三Ｘ０Ｒ（１）から
Ｓ゛１１−トＳ　０２−＄４が出力される。また、この
タイミング８にａ３いＣスイッチ３０の制御信号１）Ｉ
ＳＣΔ１−が゛′１″信号にあり、スイツｆ−３００）
端子Ｃと端子へとが接続されている。したがつＣ、タイ
ミング８にＪｊいてＤＬ　（３）−ａの入力端子へ８４
が供給され、次のタイミング９においてこのＳｌがＩ）
Ｌ（３）−ａから出力される（第５図参照）。次にタイ
ミング１０においＵＳ４がｌ）　Ｌ　（３）−１＋から
出力される。この時信号１）　Ｌ　Ｓ　ＣＡ　Ｌは“０
゛信号にあり、したがって、ＳｌがＤＬ（３）−ａの入
力端ｌ＼供給される。次に、タイミング１１において＄
４が１りび１）Ｌｉ３）−ａから出力され、タイミンク
１２に（１３いＵＤＬ（３）−ｂから出力され、タイミ
ング１３において再びＤＬ（３）−ａから出力される。 このタイミング１３においてＳＷ（’Ｉ　）　（１）制
ｎＩＩ信ｊＧ　Ｉ）　ｌ−３３Ｗ　１１ｆｉ　”　１　
”　（８号ト’Ｊ　リ、１）ｌ（３）−ａから出力され
たＳｌが５Ｗ（１）を介して内部バスＩ　ＮＢＳへ出力
される（第５図のＩ　Ｎ　１３３の欄参照）。以上が、
タイミング１３において＄４が内部バスｌＮＢ５へ出力
される過程Ｃある。」記と同様の過程によって、タイミ
ンクＩ／ＩにＪｊいてＳ５が内部バスＩ　ＮＢＳへ出力
さ１老る１゜ ところＣ１前記第（ｒ））式、第（６）式は、しジ２０
２の演粋に４５いては次の様に変形することか出来る。 Ｓ１’−８Ｏ・５２＝Ｓ１２＋５ｏ−８２＝Ｓ４＝Ｏ・
・・（２１） ３２２−８１　・　５３＝Ｓ２２　＋Ｓ１　・　５３＝
Ｓ５＝０・・・　（２２） そこで、このデータ誤り検出・ｔＪ正正回転おいては、
前記（７）〜（１０）式とこの（２１）。 （２２）式とが共に成立するか否かを単−誤り検出部２
５がタイミング９〜１５の間においてチェックする。ず
なわら、まずタイミング９．１０においてはＯ検出回路
２９からシンドロームＳ２゜Ｓｌが「０」か否かの判断
結果が各々出力され、したがっＣ１第８図に示づように
、タイミング１１においでＲａ　（２）、Ｒａ　（１）
から各々Ｓ２゜Ｓｌが１′Ｏ」か否かの判断結果が出力
される。この結果、同タイミング１１にＬ１３いＣＯＲ
（１）から８２．Ｓｌの判断結果の論理和が出力される
、。 そして、この論理和はタイミング１２において１（ａ　
（３）から出力される。以上、同様にｆＳ察りれば明ら
かなように、タイミング’＋　１．１２．　’＋　３゜
１４．１５におｌｊるＯＲ（１）　、　Ｒａ　（３）　
、’　Ｒａ　（４）、　Ｒａ　（５）、　Ｆ＜ａ　（６
）（７）＆出カバ各々第８図に承り通りと４Ｔす、この
結果、タイミンり１５）において、Ｒａ（４）からシン
ドロームＳ３がＯ／ＪＸ古かの判断結果と、シンドロー
ムＳＯが０否かの判断結果の論理和が出力され、また、
Ｒａ　（６）からシンドローム３１．８２の各判断結果
の論理和が出力される。したがって、タイミング′１５
にお１プるＮ０Ｒ（１）の出力は、シンドロームＳＯ〜
Ｓ３の各判断結果の論理和の否定となり、シンドローム
ＳＯ〜Ｓ３が全て「０」でない場合、すなわら、シンド
ロームＳＯ〜Ｓ３が１０」Ｃあるか否かの判断結果が全
て“０″の場合のみ、″“１′′信号を出力する。すな
わら、タイミング１５におりるＮ０Ｒ（１）の出力は前
記（７）〜（１０）式をいｆれも満足する場合にのみ′
１″佑（号となる。 他方、タイミング１５におけるΔＮＤ（２）の出力は、
第８図から明らかなように、８４．Ｓ５がｌ’　ＯＪか
否かの各判断結果の論理和であり、しｌζがっｕ、Ｓ４
．Ｓ５が共に「０」の場合にのみ”　’ｌ　”信号どな
る。、すなわら、前記（５）、（６）式がＪｉ−に成ｖ
ＬＬＪる場合にのみ“１″信号となる。 以上の結果、タイミング１５におＧＪるΔＮ　ｌ）〈４
）の出力は前記（５）〜（１０）式がいり“れも成立す
る場合にのみ゛″１″１″信号、１つでも成立しない場
合は゛０″信号となる。そし°Ｃ１このＡＮＩ）（４）
の出力が制御信号Ｔ　Ｌ　Ｄト１によってＲａ（Ｅｌ）
に読込まれ、［１−フラグとして端子「５へ出力される
。しかして、このＦｌ−フラグに基づい゛Ｃ単−誤りの
イｊ無を検出Ｊることができる。 （３）二重誤りの検出（前記■墳参照）この二重誤りの
検出は、前記０項においてμ）明したように、前記（１
４）〜（１７）式を満足りるに、ｊの組をめることにあ
る。ここで、前記（１４）、（１５）式を各々第５図に
示づ省略記号を用いて表せば、 ｌ α＋α−８６／Ｓ４・・・・・・（２３）αゝ・α’＝
Ｓ５／Ｓ４・・・・・・（２４）となる。これら（２３
）、（２／ｌ）式の各右辺を各々α、αと置く。 ｋ　え α十α＝　Ｓ　６　／　Ｓ　４−α・・・・・・（２５
）ｋ　の （χ　・　α＝　Ｓ　５　／　Ｓ　４　＝α・・・・・
・　（２６）上記（２５）式から次の式が得られる。 ＫＬ　＾ α十ａ十α−〇・・・・・・（２７） また、上記（２６）式から次の式が得られる。 Ｌ３＝に＋Ｊ・・・・・・（２８） しかして、前記（１４）〜（１７）式を満足するに、Ｊ
をめるということは、前記（１６）。 （’＋　７　）式および上記（２７）式、（２８）式を
満足りるに、Ｊをめることになる。 なお、上記値Ａ、Ｂが各々シンドロームＳＯ〜Ｓ３から
ｎ出し得る値であることは勿論である。 次に、二重誤り検出の過程を第９図に承り”フロープレ
ー１−を参照して説明する。 まず、ｊとしてＢ／２＋１と置く（ステップＳ１”Ｉ　
）。次に、−をＯとする（ステップＳ　Ｐ　２　）。 なＪ３、このｍは仮想上のカウンタである。次に、■を
インクリメントする（ステップＳ　Ｐ　３　）。次に、
第（２８）式に基づいてｋの値を幹出する（ステップＳ
　Ｐ　／Ｉ　）。次に、上記Ｊ　（１５よびｋの値を各
々第（２７）式の左辺に代入して同左辺の演算を行い、
その演算結果ＧＡをめる。（ステラ７ＳＰ５）。次に、
ＣＡ＝０か否かを判断し、この判断結果が「ＮＯ」の場
合はステップＳＰ７へ、ｒＹＥｓＪの場合はステップ８
１〕８へ進む。ステップＳＰ７ではＪｔｒｌが８より大
あるいはイコールであるか否かが判断され、この判断結
果がＩ’　Ｎ　ＯＪの場合はステップＳＰ９へ、ｒＹＥ
ｓＪの場合はステップＳＰ８へ進む。ステップＳＰ９で
は、Ｊが値「３１」より大あるいはイコールであるか否
かが判断される。そして、この判断Ｖ：Ｊ宋がＩ−Ｎ　
ＯＪの場合はステップ５Ｐ１０へ、また、ｌ−Ｙ　Ｅ　
Ｓ　Ｊの場合はステップＳ１〕８へ進む。ステップＳ１
〕１０では、Ｊの値がインクリメン１〜される。次いで
、ステップＳＰ８では、請の値が１６より小あるいはイ
コールであるか否かが判断され、この判断結果がｒＹＥ
ｓＪの場合はステップＳ１〕３へ戻り、また［ＮＯ］の
場合は、ステップ５ｌ）１１へ進む。 ステップＳ　ｌ−’　１１　′ｃは、肉びＣ△のＶｌが
１−０．１　’ｒあるか否かがチェックされる。そして
、このチェック結果がｒＮＯＪの場合は１−８小誤りな
し−１（ステップＳ　ｌ）　１２　）と判断され、また
、「Ｙ［ミＳ１の場合は１データＷｋ　、Ｖｌに誤りあ
り」と判断される。 このＪ、うに、［二連した二重誤り検出においては、ま
ず、）を８　／　２　＋　’Ｉと仮定してこの場合のｋ
の１（ｉを前記（２８）式からめ、次いで得られたｋ。 １の絹を（２７）式に代入して同（２７）式を満５Ｊｌ
　’Ｊるか古かをチェックし、以下、同様のことを１　
＝＋３／２１−２．Ｂ／２＋３．・・・の各値について
ｌうことにより、（２７）式、（２８＞式を共に満足り
るに、Ｊの紺をめている。この場合、求められたに、）
の組は、！がＪ＞ＢＩ３であり、−ハ、ｋ　＃＜ｋ　＜
　３７２であるところから、前記（１１）式を満Ｗし−
（いる。また、上述したチェックは１の値が、、ｆ＜Ｂ
（ステップＳＰ７参照）であり、か′つ、Ｊ＜３１（ス
テップＳＰ９参照）の場合のみ１ｉうようになっており
、したがって請求められたに、！の紺は前記（１６）式
を満足している。また、データＷＯ〜Ｐ３の合Ｂ１が３
２であると、二ろから、ノを１６回変化さｌれば必ず、
ｋ。 ノの組があるか否かが判定され、したがって、ステップ
ＳＰ３．ＳＰ４・・・ＳＰ８なる試行過程を１６回繰返
すようになっている。（ステップ５１）８参照）。 しかして、−ｈ述した過程によって二重誤りの検出を行
う回路が第３図にお番プる二重誤り検出部２４であり、
以下、この検出部２４の動作を説明りる。 まず、前述したように、第５図に示づタイミング１３．
１４において内部バスＩ　ＮＢＳにＳ／Ｉ。 Ｓ５が各々出力される。また、タイミング１５において
はＳ４が、タイミング１６に＋３いではＳ６が各々内部
バスＩ　Ｎ　１３　Ｓに出力される。な＋３、上記タイ
ミング１３　、　１　／ｌ　、Ｉ　Ｅ）　、’Ｉ　６に
＋３い（Ｓ４．３５．Ｓ４．Ｓ６が順次内部バスＩ　Ｎ
　Ｂ　Ｓへ出力される理由は、前述した説明Ｊ５Ｊ、び
第５図に示り゛タイミングヂＩ？−１−から明らかイｒ
ように、タイミング１３から制御信号Ｄ　＋３３　Ｗ　
１が１′′となり、かつタイミング１５Ｃ信￥−３１）
　Ｌ　Ｓ　ＣΔ１がｉ　ｔ＊　”　１”に立ら十がるこ
とにＪ、る。タイミング１３に＋５いて８４が内部バス
Ｉ　ＮＢＳへ出力されると、ＲＯＭ（１）から（＄４）
が出力され、この（Ｓ４）がタイミング１４においてＤ
Ｌ（１）−−ａから出力される。また、タイミング１４
に＋３いてＳ５が内部バスＩ　ＮＢＳへ出力されると、
ＲＯＭ（１）から（Ｓ５）がタイミング１５におい（１
）１．、　（１）−ａから出力される。またこのタイミ
ング゛１５にＩＪ５いて、ＤＬ（−１）−ａ内の（Ｓ４
）がＩＪ　１．　（１）−ｂから出力さされる。このタ
イミング１！′〕に＋３いＣ１制御信号Ｔ　Ａ　Ｊ　Ｋ
　Ｉ−は０″１，１月に、制御イｉ５号Ｉ　Ｉ）　Ｉ　
Ｖは１１１１１信＝＋、：アリ、しｌ、二がっ（、Ｉ）
　ｌ　（１）−１＋内の（Ｓ４）はＳＦｌ　（１）を通
過し、ＩＮＶ（１）によって反転され（、ｌ：ＡＩ）（
１）の入力端子Ｂへ供給される。 この結宋、タイミング１５においてＦΔＤ（１）の出力
は（Ｓ５）−（８４）、すなわら、（Ｓ５、−３４　）
となり、この（Ｓ５／３４）がタイミング゛１Ｇに＋１
３い（Ｒ（Ｍ）から出力される。このタイミング′１（
３に＋３いて、１り御信号Ｔ　ＯＵ　Ｔ　Ａは”　０　
”１８号にあり、しＩＣがつ（“、Ｒ（Ｍ）内の（Ｓ５
／３４）がＳＥＬ　（２）を介しＵＲ（＋３）へ供給さ
れる。この時、制御信号Ｔ’　Ｌ　Ｄ　Ｂ　ｔま゛１°
′信号にあり、したがって、タイミング１６【こ＋３０
てＲ（Ｍ）から出力されｌこ（３５／５４）Ｇ、ｉ、Ｉ
ｒｊｌ゛タイミング１６においでＲ（Ｂ　）に読込まれ
る。 以後、このデータ（８５／Ｓ４）は全処理が終了するま
で（タイミング９３まで）Ｒ（Ｂ）に保持される。ここ
で、データ（Ｓ５／Ｓ４）は、前記（２６）式から明ら
かなＪ：うにデータＢのことである。 次に、上記と同様の過程にＪ：リタイミング１８におい
てデータ＜３６／Ｓ４）がＲ（Δ）に読込まれる。そし
て、このデータ（Ｓ６／Ｓ／Ｉ）は、以後、タイミング
９３までＲ，（Ａ）に保持される。 ここで、データ（Ｓ６／Ｓ／Ｉ）ｔ、Ｌ、前記（２！：
）　）式から明らかなようにデータＡのことである。 このようにして、タイミング１８にＬＪ３い（］＜（Ａ
＞、Ｒ（Ｂ）に各々ｆ−タΔ、　＋３が用爪される。そ
して、このタイミング１　［３からタイミング６６の間
において二重誤りの検出が行われる（第６図参照）。 すｔ「わら、まずタイミング１８にＪ３いＵ　ＨＡ　Ｄ
の入力端へデータＢが供給されることから、ＨΔ１〕か
６１３　／　２　（−１が出力され、このデータ１３／
２１１が同りイミング１８において、制御信号ＴＬ１〕
１−△によりｌ’（（Ｌ　）に読込まれる。次のタイミ
ング１９にａ３いｒｒＪ、Ｒ（Ｌ）からデータＢ／２＋
１（以下、１ｏとする）が出力される。また、この時制
御信号１−　Ｋ　Ｃ△１．が°゛１″１″信号、したが
っ（、八Ｎｌ’）（５）が閉状態になると共に、ＩＮＶ
（２）がインバータとして動作づる。このれ１１果、タ
イミング１９にＪ３い−（ＦＡＤ（２）の入力端ｒ△に
データ１３が、入力端子ＢにデータＪ。 ＜、ｌｏの百足）が各々供給され、ｌ”ＡＤ（２）から
１’３’Ｊｏ、すなわら、ｋｏが出力される（第９図ス
ｊツブＳｔ）／Ｉ参照）。このデータＩｔ　、は次のタ
イミング２０においてＲ（ＫＬ、）から出力され、１＜
ＯＭ（３）へ供給される。これにＪ：す、タイミＫ。 ング２０にＪメいｒＲ０Ｍ（３）からαが出力され、１
−ＸＯＩ＜（２）の入力端子Ｂへ供給される。 一方、タイミング１９において、制御信号［ＯＵＴ△が
ｒｒ　Ｉ　Ｉ＋倍信号なり、Ｒ（Ａ＞内のデータＡがＳ
ＥＬ　（２）を介し−（’　ＲＯＭ　（２）の人ツノ端
へ供給され、ＲＯＭ（２）からデータαが出力される。 このデータαは次のタイミング２０にｄ３いてＤＬ（２
）−ａから出力され、５Ｗ（３）を介して５ＥＬ（４）
へ供給される。この時、Ｓ［１−（４）の制御信号Ｔ’
　Ａ　Ｌ　Ｐ　Ａは゛１″１″信あり、したがって、タ
イミング２０においてデータαが５ＥＬ（４，）を介し
てＥＸＯＲ（２）の入力端子Ａへ供給される。以−Ｆの
結果、タイミング２０に、　八　ｋ。 ａ５いて、ＥＸＯＲ（２）の出力かα十αとなり、この
データα０＋α−次のタイミング２１にｉ１３いで１）
Ｌ（４）から出力される。 また、タイミング２０にａ３い（、制御信号Ｉ　ＫＣＡ
Ｌは゛′０″信号にあり、シ１．：かって、ΔＮ　＋）
（５）が閉状態になると共に、ＩＮＶ（２）が甲なるス
ルーとして動作づる。この結果、タイミング２０におい
てＦＡＤ　（２）の入力端子へへｆ−タｒＯＪが、入力
端子Ｂヘデータｉｏが各々供給され、ＦＡＤ（２）から
データＪ。が出力される。 このデータ」０は次のタイミング２１においτ１（（Ｋ
　Ｌ　）から出力され、ＲＯＭ（３）へ供給されら る。これにＪ、す、ＲＯＭ（３）からαが出ツノされ、
［−ＸＯＲ（２）の入力端子Ｂへ供給される。 一方、このタイミング２１において、制御信号王へＩＩ
）Ａは゛Ｏ″信号にあり、したがって、ＤＡ　ｋ。 １　（４）の内容α＋αが５ＥＬ（４）を介してＥＸＯ
Ｒ（２’）の入力端子へへ供給される。この結ソ！、タ
イミング２１においてＥＸＯＲ（２）の出へ　に、Ｌ 力はα−トα」−α（第９図におＩＪるステップ５Ｐ５
Ａ１．ｅ　ム ネ（照）と４「す、このデータα十ａ＋αがＯ検出回路
３２の入力端へ供給される。０検出回路３２は１：　Ｘ
　Ｏｌ＜　（２）　（１）出力が１−ＯＪ（７）時”　
ｏ　”信号を出力し、［０１以外の時は“１″信号を出
力りる八　ｋ。 （第１）図８１）６参照）。ここで、データα＋α＋Ｏ （Ｘが［０１て゛ないとづると、タイミング２１に４３
い（０検出回路３２から”　１　”信号が出力され、Δ
Ｎ　＋）　（′Ｉ　）の入力端へ供給される。 また、タイミング２′１においては、制御信号１゛ΔＤ
　Ｌが゛１″１″信なり、このｌｌ　Ｉ　ＩＩ信号がＡ
ＮＤ（１）の入力端へ供給される。また、このタイミン
グ２１においては、Ｊｏ≠３１かつノ。〈Ｂであり、し
たがって、ＣＯＭ　＋）およびＦ　Ａ　１）（２）の一
端子Ｃから各々１１１　Ｉ＋倍信号出力され（いる。こ
の結果、タイミング２１にＪ３いＣΔＮ０（１）の出力
が“１″信号となり、この“′ビ′伝号がＲ（Ｌ）へ供
給される。これにより、Ｒ（＋−，）がインクリメント
され、Ｉ＜　（Ｌ　）の内容がＪ　ｏ　＋１（以下、！
＋とする）となり、このデータ！＋が次のタイミング２
２にａ３いてＲ（Ｌ　）から出力される。 以下、タイミング２２〜２４．２５〜２７．・・・６４
〜６６にＪ３いて同様の動作が繰り返され、これにより
、タイミング２／１．２７．・・・６６におい八　ｖ、
　１．　ハ て各々、ＥＸＯＲ（２＞から、α１−α＋α、α」にｚ
　ｌｚ　＾　ｋ＋ｖ　（＋ｓ α＋α、・・・、α」−α」−（Ｘが各々出力され、ま
Ｉζ、０検出回路３２からこれらの各１″−夕が１０１
が否かの判…ｉ結果が出力される。 ところで、上記説明および第６図に承り各γ−り１　、
　、　ｋ　ｌ・・・等はいずｉｔもタイミング６６まで
ト×０１７（２）の出力が「０」にならな／］ＸつＩこ
場合であり、途中の過程におしＡてＥＸＯＲ（２）の出
力がｒＯＪと４１つだ場合、づなわら、ＩＹＩ記（１（
３＞、（１７）、（２７）、（２８）式を（Ａずれら満
足りる１（、〕の組があった場合にＩよ次の４条ｔこか
ｒＯＪであった場合は、同タイミング２４におい（０検
出回路３２かう“”　０　”　１８号が出ツノされ、Ａ
ＮＤ（１）の入力端へ供給される。こσ）結果、タイミ
ング２４にｈＩ３いて制御信号’ｒ’　Ａ　Ｄ　ｌ　Ｉ
Ｊ＜　”　１　”イハ号にＳけつでもＡＮ＋）（１）の
出ツノ（よ“Ｏパ１言号を続（〕、したがって、Ｒ（＋
−）の内容がインクリメントされることはない。この結
果、タイミング２７にｈＩ３い（再びＥ　ＸＯＲ（２）
　ｈＸらデータα０１α４−αが出力され、Ｏ検出回路
３２ｈＸら′０′。 ド、Ｌ。 イ１１号が出力され、以下、同じ動作が繰えされる。 リイ１ねＩ）、タイミング２４にお（ＡてＥＸＯＲ（２
）八　Ｋ、（１ から出力されＩＳｊ″−タα＝トα＋αが「０」であつ
た場合は、以後、Ｒ（Ｌ）の内容はｊ＋に保持され、Ｒ
（ＫＬ）からはタイミング２６．２９．・・・６５にお
いてに１が、タイミング２７．３０・・・（ｊ６におい
てＪｌが各々出力され、ＥＸＯＲ（２）からはタイミン
グ２７．３０・・・６Ｇにおい−Ｃ（７１−１に＋　Ｌ α＋αが出力され、また、Ｏ検出回路３２ｈ１ら１．１
、タイミング２７．３０　、６６　ｋ−Ｊ３Ｉｔ’　で
”　Ｏ”　（Ｆｉ号が出力される。そして、タイミング
６０におｌ、′Ｘて０検出回路３２から゛０″信号が出
力されると、インバータ３３の出力が１１１１＋信号と
なり、この１１１　Ｉ＋倍信号タイミング６０において
１１１１１と４Ｔる制御信号Ｔ’　Ｌ　Ｉ）　Ｆ　２に
よりＲａ　（Ｅ２）に読込まれる。そして、ｚａ）Ｒａ
（Ｅ２）の内容がし２フラグとして端子１４へ出力され
る。しｈＩ　Ｌ／−Ｕ、この］ヨ２フラグにより二重誤
りがあるか否ｈ１を４灸出することができる。 なお、タイミング６６まＣの間にＲ（＋＞の１１１容が
３１に達した場合、あるいｔま、）≧Ｂとな−）りＩｊ
　合ハＣＯＭ　Ｐ　ｈ　ル（１’　ｔｉ　Ｆ　Ａ　Ｉ）
　（２）　（７）　Ｄ’ｓ　ｆ　（′；から″゛０″０
″信号され、したがって、そσ）　ＩＬＹ白以降Ｒ（１
，、）がインクリメントされることはないく第９図のＳ
Ｐ７．ＳＰ９参照）。 （４）二重誤りの訂正（前記０項参照）前記（ｉ　Ｂ　
）式は、前記く２５）式を用いれば、Ｅｋ−（８１＋α
・ＳＯ）／α・・・（３０）Ｆ　ノ　−　（Ｓｌ　−ト
　α５・　ＳＯ）／ａ’・・・　（３１）と表り−こと
ができる。そして、これらの１１１ｊＥｋ。 １−１がまれば、前記（１９）式に基づいてデータＷｋ
、ＷＪＯ）Ｈｉりを８Ｊ正づることができる。 この二重誤りのａＪ正はタイミング７１〜８８（第７図
）の間において行われる。最初に、データＷ、ｉの８１
正がタイミング７１〜８０の間（第７図に承り期間］−
Ｍ３参照）において行われる。すなわＩ）、ます゛、タ
イミング７１においてシンドロームＳ　Ｏが内部バスｌ
ＮＢ５へ出力されると、ＲＯＭ（１）から（ＳＯ）が出
力される。この（ＳＯ）は次のタイミング７２において
ＤＬ（１）−ａから出力され、１：ΔＤ　（１）の入ツ
ノ端子Ａへ供給される。−ｆｊ、このタイミング７２に
Ｊ５いて、Ｒ（Ｋｌ＞の出力は誤りｆ−タＷｋの位置を
示すデータとなっている。この理由は次の通りである。 制御信号ＴＫＣＡＬはタイミング６５にＪ３０て″０”
信号となり、以後、タイミング７０まで１１０　ＩＴ他
信号続ける。制御信号°目＜ＣＡＬがＨＯ＋＋信号にな
ると、ＡＮＤ　（５）の出力が「０」と４Ｔす、したが
って、ＦＡＤ（２）の入力端子ＡへｒＯＪが供給され、
また、ＩＮＶ　（２）がスルーとして動作し、したがっ
て、［：ΔＤ（２）の人ツノ端子ＢへＲ（［）の出力、
ずなわら、誤りデータＷＪの位置を承りデータＪが供給
され、この結果、ＦＡＤ　（２）の出力が、ノと４にる
。そして、このｊがタイミング６６にＪりいてＲ（Ｋ　
Ｌ　＞　ＩＪＳら出力される。以後、［：ΔＩ）（２）
の出力はタイミング７０まで１を続り、したかつ−ｖ［
（Ｋｌ−）の出力がタイミング７１ま′ｒ：Ｊを続りる
。次に、タイミング７１にＪ３いて制御２１１伯号１−
　Ｋ　ＣＡ　ｌ−が゛１″佑号となる。これにより、同
タイミング７１に４３いてＦＡＤ　（２）の出力が１３
−　Ｊ　＝　ｋとなり、このデータｋが次のタイミング
７２においてＲ（Ｋｌ）から出力される。なお、このＲ
（ＫＬ）の出力のタイミング７２以降の変化は次の通り
である。まず、タイミング７２において制御信号Ｔ　Ｋ
　ＣＡ　Ｌが“Ｏ″になり、したがって、同タイミング
７２においＵＦＡＤ　（２）の出力がＪとなり、次のタ
イミング７３においてＲ（ＫＬ）から再び」が出力され
る。以１多、タイミング８４．８７において制ｍ＋信号
ＴＫＣＡＬが゛１″信号となることから、タイミング８
５．８８においてＲ（ＫＬ）の出力がｋとなり、他のタ
イミングにおいてＪとなる（第７図参照）。 このように、タイミング７２においてＲ（ＫＬ）の出力
はｋとなっている。また、このタイミング７２にａ３い
Ｃ３ＥＬ（３）へ供給される制御信号１ΔＪが゛Ｏ″仁
号、５ＥＬ（１）へ供給される制御イｒ’ｉ　ｆ′ＵＪ
’Ｉ−ΔＪ　Ｋ　Ｌが゛１パ信号、ＩＮＶ（１）へ供給
される制御信号ＴＤＩＶが“０′′信号にある。この結
果、タイミング７２においてＦＡＤ（１）の入力端子Ａ
に前述した（８０）が、入力端ｆ　１３にｋが各々供給
され、ＦＡＤ（１）からに１（ＳＯ）、’Ｊなわら（α
・３０）が出力される。 そして、この（α・Ｓｏ）が次のタイミング７３におい
てＲ（Ｍ）から出力される。このタイミング７３におい
てＳＥＬ　（２）へは制御信号ＴＯＵＴ　Ａとして“０
″信号が供給されている。したがって、Ｒ（Ｍ）に読込
まれた（α・Ｓｏ）は５ＥＬ（２）を介してＲＯＭ（２
）へ供給され、ＲＯＭ（２）から、α・ＳＯが出力され
る。このα・ＳＯは次のタイミング７４においてＤＬ（
２）−ａから出力され、次いで、タイミング７６にＪ３
いてＤＬ（２＞−ｃから出力され、ＥＸＯ，Ｒ（１）の
入ノＪ端子Ｂへ供給される。 他方、タイミング７６において内部バスｌ　Ｎ　ＢＳに
シンドロームＳ１が出力され、また、この時同時に５Ｗ
（２）へ供給されている制御信号Ｄ　ｌ３３Ｗ２が゛１
″信号に立上る。この結果、ターｒミング７６において
シンドロームＳ１が５Ｗ（２）を介してＥＸＯＲ（１）
の入力端子Ａへ供給され、ＥＸＯＲ（１）からα−８Ｏ
＋Ｓ１（以下、■と記す；第７図四角枠内参照）が出力
される。ぞして、この■はタイミング７６にＪｊいて制
ｎｉＢ号１）ＩＳＯＡＩ−が“１”信号にあることから
、スイッチ３０を介してＤＬ（３）へ供給され、次のタ
イミング７７においてＤＬ（３）−ａから出力され、５
Ｗ（１）を介して内部バスｌＮＢ５へ出力される。 タイミング７７においＣ■が内部バスｌＮＢ５へ出力さ
れると、ＲＯＭ（１）から（■）が出力される。この（
■）は、タイミング７８においＣＤ１（１）−ａから出
力されＦＡＩ）（１）の入力端子Ａへ供給される。一方
、このタイミング７８において、ＳＥＬ　（２）の制御
信号■ＯＵＴ△、ＳＩ：Ｉ−（３）の制御信号１’ＡＪ
、　ＳＥ　Ｌ　（１）の制御信号−１’　Ａ　Ｊ　Ｋ　
Ｌ、ＩＮＶ（１）の制御信号Ｔ１〕１ｖがいずれも“１
′′信号となり１、この結果、Ｒ（Ａ）に記憶されてい
るデータＡがＳＥＬ　＜２）、８１ゴＬ　（３）、ＳＥ
Ｌ　（１）を介り、−１ＮＶ（′１）へ供給され、ここ
で反転されてＦＡＤ（１）の入力端子Ｂへ供給される。 これにより、タイミング７８においてＦＡＤ（１）から
（■）−Ａ、す／、ｉわら、（■／αＡ）が出力される
。ここで、■／α’＝（８１＋α・ＳＯ）／α１ ＝ＥＪ　・・・　（３２） であり（第（３１）式参照）、シたがってタイミング７
８におけるＦＡＤ（１）の出力は（Ｅｌ）となる。そし
て、この（ＥＪ　）が次のタイミング７９においてＲ（
Ｍ）から出力され、５ＥＬ（２＞を介してＲＯＭ（２）
へ供給され、ＲＯＭ＜２）からＥｊが出りされる。この
ＥＪは次のタイミング８０においてＤＬ（２）−ａから
出力される。 このｖＩ（タイミング８０）、５Ｗ（３）、５Ｗ（２）
はいずれも同状態であり、したがって、ＤＬ（２）−ａ
から出力されたＥ、ｆは、５Ｗ（３）。 ５Ｗ（２）を介し−ＣＣ内部パス　Ｎ　１３　Ｓへ出力
され、この内部バスＩ　ＮＢＳを介してｒＸＯＲ（、：
３＞の入力端子Ｂへ供給される。 他方、タイミング７７に、１５い（ＳＥＬ　（３）の制
御信号Ｔ　Ａ　Ｊが’　０　”信号にあり、したがって
同タイミング７７においてＲ（ＫＬ）の出力ｊが５ＥＬ
（３）および端子Ｔ３を介してアドレス制御回路８（第
２図）へ供給される。アドレスｌｉ制御回路８は、同タ
イミング７７においてこのデータｊを人力し、３タイミ
ング後のタイミング８０にＪ３いてュータＷＪが記憶さ
れているＲＡＭ６のアドレスを出力りる。これにより、
同タイミング８０にＪ３いてＲＡ　Ｍ　６からデータＷ
ｊが出力され、データバスＤ　Ａ　Ｂ　Ｓ　２を介して
ＥＸＯＲ（３）の入力端Ａへ供給される。この結果、タ
イミング８０においてＦＸＯＲ（３）からＷＪ＋Ｅｌす
なわら、正しいデータ＜ＷＪ＞が出力される。このｕ、
１、ＳＷ　（４）　（７）制御ｌｌ　（ｇ号ＤＯ８Ｗは
”１”信号にあり、したがってデータ＜Ｗｊ＞は５Ｗ（
４）を介しく’１）Ｌ（５）へ供給され、このＤＬ（５
）にＪ、って３タイミング遅延され、タイミング８３に
おい′（データバスＤＡＢＳＩ　（第２図）へ出力され
る。一方、タイミング８０において、Ｒ（ＫＬ）の出力
Ｊが５ＥＬ（３）を介してアドレス制御回路８へ供給さ
れる。アドレス制御回路８は同タイミング８０において
このデータＪを入力し、３タイミング後のタイミング８
３においてデータＷ、ｆのｊ！アドレス１７八Ｍ６へ出
力する。これにより、データ〈ＷＪ、〉がＲＡ　Ｍ　６
に書込まれる。 以上がデータＷＪの訂正の過程である。以上の過程と全
く同様にして、タイミング７９〜８８（期間ＴＭ４参照
）においてデータＷｋの８１正が行われる。なお、この
データＷｋの訂正過程の説明は省略づる。第７図のタイ
ミングチャートを参照されたい。 （５）単−誤りの訂正（前記０項参照）この訂正はタイ
ミング８６〜９２の間にＪ３いて行われる。すなわち、
まず、タイミング８６にＪ３いて内部バスｌＮＢ５へシ
ンドロームＳＯが出力され、次いでタイミング８７にＪ
３いて内部バスｒＮＢＳへシンドロームＳ１が出力され
る。この結果、タイミング８７において（Ｓｏ）が、タ
イミング８８において（Ｓｌ）が各々１）Ｌ（１）−ａ
から出ノｊされ、同タイミング８８にＪ３いてｖ　Ｉ−
（１）−ａから（Ｓｌ）が、ＤＬ（１）−ｂから（ＳＯ
）が各々出ツノされる。−ｈｌこのタイミング８８にお
いて、５ＥＬ（１）の制御信号下ＡＪＫＬが゛０″信号
、ＩＮＶ（１）の制御１３号−１１）Ｉ　Ｖ　ｌｆｉ　
”　１　”信号ニア’）、したがッテ、ＦＡＤ（１）の
入力端子Ｂへ（ＳＯ）の各ピッ１〜を反転したデータが
供給される。この結果、タイミング８８においてＦＡＤ
（１）から（Ｓｌ　）−（Ｓｏ）、’Ｊ”Ｊわら、（８
１／ＳＯ）が出力され、このデータ（８１／Ｓｏ）が次
のタイミング８９においてＲ（Ｍ）から出力される。こ
こで、データ（Ｓ１／ＳＯ）は、前記（１１）式から明
らかなように誤すアータＷｊの位置を示１°データｊで
ある。 そして、このデータｊは、タイミング８９においてＳ１
ヨＬ（２）の制御信号−１−ＯＵ１’Ａ、　ＳＥ　Ｌ（
３）の制御信号’Ｉ−Ａ　Ｊが各々１１　Ｑ　１１　、
　１１　ｌ　ＩＩであることから、ＳＥＬ　（２）、Ｓ
ＥＬ　（３）を介しくアドレス制９１１回路８へ供給さ
れる。アドレスｆＩＩ’ｌ　Ｉ１１回路８はこのデータ
ｊを入力し、３タイミング後のタイミング９２において
、データＷｊのアドレスをＲＡ　Ｍ　６へ出力゛りる。 これにより、タイミング９２においてＲＡ　Ｍ　６から
データＷｊが読み出され、データバスＤΔＢ　Ｓ　２を
介し−ＵＥＸＯ１（（３）の入力端子Ａへ供給される。 また、このタイミング９２においてシンドローム５ｏ（
＝Ｅｊ）が内部バスｌＮＢ５へ出力され、同内部バスｌ
ＮＢ５を介しＴＥＸＯＲ（３）（７）入力端子Ｂへ供給
される。この結果、タイミング９２においＣＥＸＯＲ（
３）からＷｊ　＋ＳＯ＝　＜Ｗｊ　＞が出力され、５Ｗ
（４）を介してＤＬ　（５）へ供給され、３タイミング
後のタイミング９５においてデータバスＤＡＢＳ１へ出
力される。 他方、タイミング９０．９１において、内部バスＩ　Ｎ
ＢＳへシンドローム３０．３１が各々出力され、この結
果、上記と同様の過程により、タイミング９２において
データｊがアドレス制御回路８へ出力される。アドレス
制御回路８はこのデータｊを受Ｇノ、３タイミング後の
タイミング９ｔｊにおいてデータＷｊのアドレスを１で
ΔＭ６へ出力り゛る。これにより、データ＜Ｗ、ｉ＞が
（くΔＭ６に読込まれる。 以上がデータ誤り検出・訂１回路１の詳細（ある。 次に、第２図に示す構成要素１０〜１４につい（説明づ
る。 （ｉ）　ｊラーフラグ判定回路１０ 上述した説明においては、説明を簡略化するため、ｉ゛
′′イスク録されるデータのフォーマットを第１図に示
すものとし、誤り訂正用データをＰＯ〜１〕３の４デー
タとしたが、実際には、１フレームＦｒ内に更に別の４
つの誤り訂正用データＱＯ−０３が（＝Ｊ加され、また
、データの記録順序もバラバラにされている（クロスイ
ンタリーブ）。 なお、この点に関しては、例えば特開昭５７−４６２９
号公報に詳しい。そして、データ誤り検出・８ｊ止回路
１は、ます゛誤り訂正用データＰＯ〜Ｐ３に基づいて、
前述した過程によりデータ誤りの検出・ｈ１正を行い（
Ｃ１デコードと称される）、？１、Ｉこ、この際フラグ
ＥＯ−Ｅ２を各々エラーフラグ判定回路１０へ出力する
。エラーフラグ判定回路１０はＣ１デ］−ド時に供給さ
れるフラグＥＯ〜１−２にｇづいて０１フラグを作成し
、ＲＡ　Ｍ　６に吉込む。ここて・、Ｃ１フラグとは、
Ｃ１デコードにＪ３いてヂ］ツクされたデータに未訂正
のデータが含まれているか否かを示すフラグである。次
に、データ誤り検出・訂正回路１は誤り５Ｊ正用データ
ＱＯ−Ｃ３に基づいて、再びＣ１デコードど略同様にし
て誤りの検出およびｔ１正を行う（Ｃ２デコードと称さ
れる）と共に、フラグＥＯ−Ｅ２を各々エラーフラグ判
定回路１０へ出力する。またこの時、０１フラグがエラ
ーフラグ判定回路１０へ供給される。エラーフラグ判定
回路１０はＣ２デコード時の７ラグＥＯ〜Ｆ２およびＣ
１フラグに基づいて０２フラグを作成し、１く八Ｍ６に
書込む。このＣ２フラグは各データＷＯ〜Ｗ２３が訂正
済か否かを示１（厳密には、データ誤りの確率が考慮し
ているレベルより高いか否かを示づ）フラグであり、未
訂正（１なわち誤りの確率が高い）のデータに対応して
１゛′が書込まれる。 このように、エラーフラグ判定回路１０は、Ｃ１、Ｃ２
フラグの作成Ｊ３よび書込みを行う回路Ｃある。 なＪ３、Ｃ１デコード時には、Ｃ２デコードＵ５に用い
られる誤り訂正用データＱＯ〜Ｑ３も信号データと同様
に扱われる。すなわち、ｃ２デコードｕ・１にＪ３いＣ
は、シンドローム演界時の全データ数が２８となる（音
楽信号データ２４．誤り訂正用データー４）。 （ｉ）　フラグ検出回路１１Ｗ に連したＣ１デコード、Ｃ２デコードが終了するど、Ｒ
ΔＭ６内の音楽信号データが、０２フラグど共に制御回
路８の制御の下に順次読み出され、ｊ゛−タバスＩ）　
Ａ　Ｂ　Ｓ　２に出力され、パラレル／シリアル変換回
路１２へ供給される。この時、フラグ検出回路１１は、
データに各々付加された０２フラグをブ〜エッグし、そ
のデータが訂正済が否かの判断を行い、未訂正の場合に
制御信号ＴＥＩをｈｎ　ｉｆ回路１３へ出力する。補正
回路１３はパラレル／シリアル変換回路１２がら出力さ
れる１−タが未ｄノ正データであるが否かを制御信号Ｔ
ｌｌにＪｉｔづいて検知し、未訂正でなければそのまま
出方し、未８ｊ正であった場合は、直線補間あるいは前
Ｆｒ　（Ｙ持の手法でデータ補正を行い、シリアル／パ
ラレル変換回路１４へ出力する。シリアル／パラレル変
換回路１４は、補正回路１３から出力れるシリアルデー
タをパラレルデータに変換し、ｌ）　ＡＣ（図示略）へ
出力する。このＤＡＣの出力がスピーカへ供給されて、
音楽が発生ずる。 以上説明し！ごように、この発明によればシンドローム
演算部、内部バス、数値変換手段、逆変換手段等の機能
ブロックを各々個別に設（Ｊると共に、各機能ブロック
間を接続する接続手段を設け、上記接続手段を各々タイ
ミング信号発生回路から出力されるタイミング信号に基
づいて制御するようにしたので、リードソロモン符号に
よるデータ誤りの検出および訂正を短時間で、かつ、最
小限のハードウェア構成によって実行づることができる
効果が得られる。

【図面の簡単な説明】

第１図はディジタルＡ−ディＡディスクに信号データＷ
Ｏ−Ｗ２７および誤り８）圧用データ１）０〜Ｐ３が各
々記録されている状態を示す概略図、第２図はこの発明
の一実施例にＪζるデータ誤り検出・訂正回路１を適用
したＣＤプレーヤの構成を示づブロック図、第３図は同
データ誤り検出・訂正回路１の構成を示すブロック図、
第４図は第２図に示したタイミング制御回路のうちデー
タ誤り検出・訂正回路に関係するタイミング信号を発生
づる部分のみを抜き出したタイミング信号発生回路２７
の１ｒ６成を示す′図、第５図〜第７図は各々同−ｆ−
タ誤り検出・訂正回路１の動作を説明するためのタイミ
ノグチ１フート、第８図は同データ誤り検出・訂正回路
１において、「誤りなし」おにび１甲−Ｗｉす」を各々
検出する際のタイミング図、第９図は同データ誤り検出
・訂正回路１においてに二重誤り、１を検出り°る場合
の動作フローヂャー１−Ｃある。 １・・・・・・データ誤り検出・訂正回路、Ｉ　Ｎ　１
３　Ｓ・・・・・・内部バス、ＲＯＭ（１）・・・・・
・数値変換手段（り一ドＡンリメ（す）　、ＦＡＩ）　
（１）・・・・・・加減算手段（ノルノｌ夕）、ＲＯＭ
（２）・・・・・・逆変換手段（リードオンリメモリ）
、ＤＬ（２）・・・・・・レジスタ（γイレイレジスタ
）、ＥＸＯＲ（１）・・・・・・加算手段（イクスクル
ーシブオアグーｒ−＞、２４・・・・・・データ誤り検
出手段（二重誤り検出部）、２６・・・・・・データ訂
正部、２７・・・・・・タイミング信号発生回路。 第８図 第９図 手続補正書（自発） 特許庁長官殿 １、事件の表示 昭和５８年特許願第１８６１０５号 ２、発明の名称 データ誤り検出・削正回路 ３、　補正をする者 特許出願人 （≠０７）日本楽器製造株式会社 ４、代理人 （１）　明細書の「特許請求の範囲」を別紙の通シ補正
する。 （２）　明細書の第４頁第０）式 と訂正する。 （３）　明細書の次の箇所を下記のように補正する。 ＋４）ｇ！Ｓ図および第５図を各々別紙添付の通りに補
正する。 特許請求の範囲 ソードソロモン符号に基づいてデータ誤シを検／ＪＪ　
Ｌ、検出したｐ６データを自動的に訂正するデータｔｉ
’ｕシ検出・訂正回路において、（ａ）　シンドローム
を演算するシンドローム演算部と、 （ｂ）内部バスと、 （０）　前記内部バスに出力されているデータを数値変
換する数値変換手段と、 （ｄ）　前記数値変換手段の出力を加減算する加減算手
段と、 （ｅｌ　ｎｉｌ記加減算手段の出力を逆変換する逆変換
手段と、 （ｆ）　１１ｔｌ記逆変換手段の出力を記憶する複数の
レジスフと、 （ｇｌ　ｎｉＪ記レジスタの出力を加算する加算手段と
、（ｈ）　ｆｉｌｌ記加減算手段の出力１ｃ基づいてデ
ータ誤シの有無および誤りデータの位置を検出するデー
タ誤り検出手段と、 （１）　ｎｔｌ記内部バス忙出力されるデータに基づい
て誤りデータを訂正するデータ訂正部と、（ｊ）　ｎｉ
ｆ記シンドローム演算部と前記内部バスとのＩ）ＪＪ、
ｎｉｌ　Ｆｉｇ、数値変換手段と前記加減手段との間、
前記加減算手段と０１１把逆変換手段およびデータ誤シ
検出手段との間、前記加算手段と前記内部バスとの曲、
前記データ誤り検出手段とｍ　＃ｃ！加減算手段との間
を各々接続する複数の接続手段と、（ｋ）　前記各接続
手段を制御するタイミング信号を発生するタイミング信
号発生回路と、を具備してなるデータ誤シ検出・訂正回
路。

Claims (1)

1. 【特許請求の範囲】 リードソロ゛［ン符号に基づいてデータ誤りを検出し、
   検出した誤りデータを自動的に訂正するデータ誤り検出
   ・訂正回路において、 （ａ　）シンドロームを演ｎするシンドローム演ｐ部と
   、 （１））内部バスと、 （Ｃ）前記内部バスに出力されているデータを数値変換
   す゛る数値変換手段と、 （ｄ　）前記数値変換手段の出力を加減算する加減停手
   段と、 （０）前記対数データをもとのデータに逆変換する逆変
   換手段と、 （［）前記逆変換手段の出力を記憶４−る複数のレジス
   タと、 （０）前記レジスタの出力を加締する加締手段と、 （ｈ）前記加減ｎ手段の出ノ〕に基づいてデータ誤りの
   有無および誤りデータの位置を検出覆るデータ誤り検出
   手段と、 （＋）前記内部バスに出力されるデータに基づいて誤り
   データを訂正づるデータ５１正部と、（ｊ）前記シンド
   ローム演算部と前記内部バスとの間、前記数値変換手段
   と前記加減手段との間、前記加減算手段と前記逆変換手
   段おＪ：びデータ誤り検出手段との間、前記加締手段と
   前記内部バスとの間、前記データ誤り検出手段と前記加
   減ｎ手段との間を各々接続する複数の接続手段と、（ｈ
   ）前記各接続手段を制ｆｉｌ　？ｌるタイミング信号を
   発生で−るタイミング信号発生回路と。 を具備してなるデータ誤り検出・訂正回路。