JPS6095488A - バツフアのアドレス制御方式 - Google Patents
バツフアのアドレス制御方式Info
- Publication number
- JPS6095488A JPS6095488A JP58202379A JP20237983A JPS6095488A JP S6095488 A JPS6095488 A JP S6095488A JP 58202379 A JP58202379 A JP 58202379A JP 20237983 A JP20237983 A JP 20237983A JP S6095488 A JPS6095488 A JP S6095488A
- Authority
- JP
- Japan
- Prior art keywords
- image
- address
- image buffer
- buffer
- area
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- Pending
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- Dot-Matrix Printers And Others (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プリンタ等のイメージ出力装置に用いられる
１ペ一ジ分のイメージデータなビットマツプ状に格納す
るイメージバッファに関し、特にそのイメージバッファ
の効率的な構成に関する。
１ペ一ジ分のイメージデータなビットマツプ状に格納す
るイメージバッファに関し、特にそのイメージバッファ
の効率的な構成に関する。
一般に、レーザプリンタその他のドツトマトリックス方
式で印刷を行うプリンタには、出力ページサイズおよび
ドツト密度に応じた大きさの容量をもったイメージバッ
ファがそなえられ１ペ一ジ分のイメージデータな格納す
るようになっている。
式で印刷を行うプリンタには、出力ページサイズおよび
ドツト密度に応じた大きさの容量をもったイメージバッ
ファがそなえられ１ペ一ジ分のイメージデータな格納す
るようになっている。
たとえば、２４０ドツト／インチのドツト密度でＢ４用
紙サイズのページにドツトマトリックス方式で印刷を行
う場合、１ペ一ジ分のドツト数は２３０４ Ｘ ３２６
４ ドツトになシこのような印刷を行うプリンタのイメ
ージバッファは、２３０４Ｘ３２６４ドツトの大きさの
容量に設計されている。この場合、イメージバッファの
各ビットのアドレスの長さはＸＹ両座標にそれぞれ１２
ビツト（２１１＜２８０４＜２１雪）ずつ必要であシ、
それによるイメージバッファの論理空間は４０９６ Ｘ
４０９６ドツトの大きさとなる。そこで第１図に示す
ように１冥装メモリパツケージをこの論理空間の大きさ
で用意すると、大きな無駄が生じることになｐ、他方、
その牛分だけを実装した場合、す々わち左半分の２０４
８Ｘ４０９６ドットの論理空間に対応するメモリパッケ
ージを用いた場合には、図中に斜線領域で示すように％
２５６Ｘ４０９６ドツトのはみ出し領域が生じて、こ
の部分のイメージデータはイメージバッファに格納でき
ず印刷不能になるという問題があった。
紙サイズのページにドツトマトリックス方式で印刷を行
う場合、１ペ一ジ分のドツト数は２３０４ Ｘ ３２６
４ ドツトになシこのような印刷を行うプリンタのイメ
ージバッファは、２３０４Ｘ３２６４ドツトの大きさの
容量に設計されている。この場合、イメージバッファの
各ビットのアドレスの長さはＸＹ両座標にそれぞれ１２
ビツト（２１１＜２８０４＜２１雪）ずつ必要であシ、
それによるイメージバッファの論理空間は４０９６ Ｘ
４０９６ドツトの大きさとなる。そこで第１図に示す
ように１冥装メモリパツケージをこの論理空間の大きさ
で用意すると、大きな無駄が生じることになｐ、他方、
その牛分だけを実装した場合、す々わち左半分の２０４
８Ｘ４０９６ドットの論理空間に対応するメモリパッケ
ージを用いた場合には、図中に斜線領域で示すように％
２５６Ｘ４０９６ドツトのはみ出し領域が生じて、こ
の部分のイメージデータはイメージバッファに格納でき
ず印刷不能になるという問題があった。
本発明の目的は、実装されるメモリパッケージのサイズ
を最小にして、必要とされるイメージサイズの出力を可
能にするイメージバッファを提供することにある。本発
明は、論理空間の大きさを容量的に必要渚小限の大きさ
に設定し、その結果Ｘ、Ｙ方向のサイズ不整合により生
じるはみ出し領域は、同時に生じる余白領域へ、アドレ
ス変換により移動することによシ解決している。
を最小にして、必要とされるイメージサイズの出力を可
能にするイメージバッファを提供することにある。本発
明は、論理空間の大きさを容量的に必要渚小限の大きさ
に設定し、その結果Ｘ、Ｙ方向のサイズ不整合により生
じるはみ出し領域は、同時に生じる余白領域へ、アドレ
ス変換により移動することによシ解決している。
そして、それによる本発明の構成は、ピットマツプ方式
のイメージバッファを有し、イメージバッファの記憶空
間の縦横サイズと整合しないイメージ情報出力画面をも
つイメージ情報出力装置において１イメージバツフアの
記憶空間からはみ出したイメージ出力画面領域を、イメ
ージバッファ内の余白領域へ移動させるアドレス変換手
段な般けたことを特徴とするものである。
のイメージバッファを有し、イメージバッファの記憶空
間の縦横サイズと整合しないイメージ情報出力画面をも
つイメージ情報出力装置において１イメージバツフアの
記憶空間からはみ出したイメージ出力画面領域を、イメ
ージバッファ内の余白領域へ移動させるアドレス変換手
段な般けたことを特徴とするものである。
はじめに、本発明の原理なＷ、２図にしたがって説明す
る。
る。
図（α）はイメージデータの出力画面に対応するイメー
ジ空間を示し、第１図の例と同じＢ４サイズ、２４０ド
ツト／インチの条件に対応する２！１０４Ｘ３２６４ド
ツトの大きさをもっている。なお、この空間のアドレス
なＸＡ 、ＹＡで表わす。図（Ａ） ＋を実装されるイ
メージバッファの論理空間を示し、２０４８Ｘ４０９６
ドツトの大きさをもっている。図（ｏ）は、イメージ空
間（α虻イメージバッファの論理空間（ｈ）の重ね合わ
せによって生じる共通領域Ｓ１、はみ出し領域ｓ２、余
白領域Ｓｓを表わしている。
ジ空間を示し、第１図の例と同じＢ４サイズ、２４０ド
ツト／インチの条件に対応する２！１０４Ｘ３２６４ド
ツトの大きさをもっている。なお、この空間のアドレス
なＸＡ 、ＹＡで表わす。図（Ａ） ＋を実装されるイ
メージバッファの論理空間を示し、２０４８Ｘ４０９６
ドツトの大きさをもっている。図（ｏ）は、イメージ空
間（α虻イメージバッファの論理空間（ｈ）の重ね合わ
せによって生じる共通領域Ｓ１、はみ出し領域ｓ２、余
白領域Ｓｓを表わしている。
ここで共通領域Ｓｌの大きさは２０４８Ｘ３２６４ドツ
ト、はみ出し領域Ｓ２の大きさは２５６Ｘ３２６４ドツ
ト、空白領域Ｓｓノ大きすｉｔ ２０４８ｘｒＢ３２＋
ドツトであｐ ｓ Ｓｓ ＞＆となっている。そこで、
図（ｄ）に示すアドレス変換を行なって、イメージバッ
ファの論理空間では、図（−）に示すように、８１．８
２をＳｉ、 Ｓ’２へ移動させる。
ト、はみ出し領域Ｓ２の大きさは２５６Ｘ３２６４ドツ
ト、空白領域Ｓｓノ大きすｉｔ ２０４８ｘｒＢ３２＋
ドツトであｐ ｓ Ｓｓ ＞＆となっている。そこで、
図（ｄ）に示すアドレス変換を行なって、イメージバッ
ファの論理空間では、図（−）に示すように、８１．８
２をＳｉ、 Ｓ’２へ移動させる。
このとき、共通領域Ｓ１についてはアドレス（ＸＡ 。
ＹＡ）を変更せずＳ′１へ移し、はみ出し領域８２につ
いてのみアドレス（ＸＡ、ＹＡ）→（ＸＡ’ 、 ＹＡ
りの変換を行なう。
いてのみアドレス（ＸＡ、ＹＡ）→（ＸＡ’ 、 ＹＡ
りの変換を行なう。
このようにしてイメージ空間は、イメージバッファ論理
空間内に収容することができる。イメージバッファの論
理空間からイメージ空間を復元するには、（ｄ）のアド
レス変換と逆の変換を（イ）で行なうことによＬ（ｙ）
のもとの＆、８２を得ることができる。
空間内に収容することができる。イメージバッファの論
理空間からイメージ空間を復元するには、（ｄ）のアド
レス変換と逆の変換を（イ）で行なうことによＬ（ｙ）
のもとの＆、８２を得ることができる。
次に、本発明の詳細を第３図乃至第９図に示す実施例に
したがって説明する。第３図は、イメージバッファの全
体構成図である。図中、ｉｔｔイメージバッファ、２は
Ｘアドレス、３はＹアドレス、４はアドレス変換回路、
４α乃至４ｇはマルチプレクサＭＰＸ、５はＲＡＳ信号
回路、６はＣＡＳ信号回路を示す。イメージバッファは
、６４にのダイナミックＲＡＭ素子を１６個使用して１
６ピツト／ワ一ド編成とし、各ＲＡＭを８ブロツクに分
割したアレイ構成になっておシ、全容量は１，０２４Ｋ
Ｂとなっている。
したがって説明する。第３図は、イメージバッファの全
体構成図である。図中、ｉｔｔイメージバッファ、２は
Ｘアドレス、３はＹアドレス、４はアドレス変換回路、
４α乃至４ｇはマルチプレクサＭＰＸ、５はＲＡＳ信号
回路、６はＣＡＳ信号回路を示す。イメージバッファは
、６４にのダイナミックＲＡＭ素子を１６個使用して１
６ピツト／ワ一ド編成とし、各ＲＡＭを８ブロツクに分
割したアレイ構成になっておシ、全容量は１，０２４Ｋ
Ｂとなっている。
次表は、本実施例において用いられるインタフェース信
号の一覧表である。
号の一覧表である。
第４図は、イメージバッファ１の詳細な構成を示す。全
体は４０９６行Ｘ ２０４８ビットで構成され、さらに
４０９６行はブロック非０乃至＃７の８ブロツクに分割
され、１ブロツクは５１２本のラインで構成されている
。また１行または１ラインは１２８ワード（Ｗ）、１ワ
ードは１６ビツトで構成される。
体は４０９６行Ｘ ２０４８ビットで構成され、さらに
４０９６行はブロック非０乃至＃７の８ブロツクに分割
され、１ブロツクは５１２本のラインで構成されている
。また１行または１ラインは１２８ワード（Ｗ）、１ワ
ードは１６ビツトで構成される。
前述したように、イメージ空間には３２６４ドツト、す
なわち０乃至３２６３行の各行ごとに１６ワード（２５
６ビツト）のはみ出し領域が生じる。これらは、図の右
側にＯ’−１５’、 １６’−８１’ 、・・・・・・
５２２２３’で表わされている。これらは、本実施例の
イメージバッファでは、とれらのはみ出し領域を、図示
の′ようにブロック＃７、す麦わち３５８４行以下の領
域に順次格納している。
なわち０乃至３２６３行の各行ごとに１６ワード（２５
６ビツト）のはみ出し領域が生じる。これらは、図の右
側にＯ’−１５’、 １６’−８１’ 、・・・・・・
５２２２３’で表わされている。これらは、本実施例の
イメージバッファでは、とれらのはみ出し領域を、図示
の′ようにブロック＃７、す麦わち３５８４行以下の領
域に順次格納している。
したがって、イメージバッファのアクセスは、ブロック
非０乃至＃６の各行のアクセスの最後に、ブロック＃７
中の所定の１ワードのアクセスを挿入するシーケンスで
行なわれなければならない。
非０乃至＃６の各行のアクセスの最後に、ブロック＃７
中の所定の１ワードのアクセスを挿入するシーケンスで
行なわれなければならない。
第３図の実施例では、この制御をアドレス変換回路４お
よびＲＡＳ信号回路５によって爽現している。
よびＲＡＳ信号回路５によって爽現している。
アドレス変換回路４はブロック内のワードアクセスを制
御し、ＲＡＳｌｉｔ−ｊ！）回路５はブロックアクセス
を制御する。なお、ＣＡＳ信号回路６は、ワード内ビッ
トアクセスを制御するものである。
御し、ＲＡＳｌｉｔ−ｊ！）回路５はブロックアクセス
を制御する。なお、ＣＡＳ信号回路６は、ワード内ビッ
トアクセスを制御するものである。
第５図（α） ？ （１２）は、それぞれＸアドレス（
ＸＡ）およびＸアドレス（ＹＡ）の構成を示す。各アド
レスとも１２ビツトの幅をもち、それぞれＸＡＯＯ乃至
ＸＡＩＩ、ＹＡＯＯ乃至ＹＡＩＩで表わされる。
ＸＡ）およびＸアドレス（ＹＡ）の構成を示す。各アド
レスとも１２ビツトの幅をもち、それぞれＸＡＯＯ乃至
ＸＡＩＩ、ＹＡＯＯ乃至ＹＡＩＩで表わされる。
ＸＡＯＯ乃至ＸＡＯ３がワード内ビット（１６ピツ０の
ビットセレクト信号であり、ＣＡＳ信彰と呼ばれ、る。
ビットセレクト信号であり、ＣＡＳ信彰と呼ばれ、る。
ＸＡＯ４乃至ＸＡｌ０は１行内の１２８ワードのワード
セレクト信号、ＸＡｌ１は１２８ワードを超える分すな
わちはみ出し領域の１６ワードのアドレス制御のために
使用され、Ｍ３図のマルチプレクサＭＰＸ４α乃至４０
に印加される。ＹＡＯＯ乃至ＹＡＯ８はブロック内の５
１２本のラインアドレスである。ＹＡＯＯ乃至ＹＡＩＩ
はブロック（井（）乃至＃７）のアドレスであＬ ［３
図のＲＡ Ｓ （！ｔ−号回路５により、第４図の左側
に示すＲＡＩＢ；、ＯＡ；／’Ｉ至ＲＡＳ３Ｂに変換さ
れる。
セレクト信号、ＸＡｌ１は１２８ワードを超える分すな
わちはみ出し領域の１６ワードのアドレス制御のために
使用され、Ｍ３図のマルチプレクサＭＰＸ４α乃至４０
に印加される。ＹＡＯＯ乃至ＹＡＯ８はブロック内の５
１２本のラインアドレスである。ＹＡＯＯ乃至ＹＡＩＩ
はブロック（井（）乃至＃７）のアドレスであＬ ［３
図のＲＡ Ｓ （！ｔ−号回路５により、第４図の左側
に示すＲＡＩＢ；、ＯＡ；／’Ｉ至ＲＡＳ３Ｂに変換さ
れる。
第６図は、イメージバッファの各行に対するアドレス信
号の値と、はみ出し領域へのアクセスアドレス信号の値
とを例示している。図では、各行の０乃至１２７のワー
ドに続くはみ出し領域の１６ワードを１２８以上のワー
ド、すなわち１２８乃至１４３のワードとして示しであ
る。０乃至１２７のワードへのアドレスと１２８乃至１
４３のワードへのアドレスは、ＸＡｌ１の値によシ切替
えられる。
号の値と、はみ出し領域へのアクセスアドレス信号の値
とを例示している。図では、各行の０乃至１２７のワー
ドに続くはみ出し領域の１６ワードを１２８以上のワー
ド、すなわち１２８乃至１４３のワードとして示しであ
る。０乃至１２７のワードへのアドレスと１２８乃至１
４３のワードへのアドレスは、ＸＡｌ１の値によシ切替
えられる。
第７図乃至第９図は具体的な回路構成例を示し、第７図
はアドレス変換回路４の詳細図、第８図はＲＡＳ信号回
路５の詳細図、第９図はＣＡＳ信号回路６の詳細図を示
している。これらは実際の設計対象あるいは使用可能な
部品の種類に応じて種々の変型が可能である。
はアドレス変換回路４の詳細図、第８図はＲＡＳ信号回
路５の詳細図、第９図はＣＡＳ信号回路６の詳細図を示
している。これらは実際の設計対象あるいは使用可能な
部品の種類に応じて種々の変型が可能である。
このようにして、イメージ空間のアドレスＸＡ。
ＹＡを与えれば、イメージバッファが内部アドレスに変
換してアクセスを行なうため、外部装置はイメージバッ
ファ内のアドレス構成を何ら意識することなしにイメー
ジ処理を実行することができる。
換してアクセスを行なうため、外部装置はイメージバッ
ファ内のアドレス構成を何ら意識することなしにイメー
ジ処理を実行することができる。
以上のように、本発明によれば、プリンタ等のイメージ
バッファを最小のハードウェア量で設計することができ
るので、コストの低減効釆は大きいものがある。
バッファを最小のハードウェア量で設計することができ
るので、コストの低減効釆は大きいものがある。
第１図はイメージバッファと用紙ヅ・イズの不整合の説
明図、第２図は本発明の原理説明図、第３図は本発明の
１実施例によるイメージバッファの全体構成図、第４図
はイメージバッファの詳細構成図、第５図（α） 、
（Ａ）はアドレス構成図、第６図はアドレスの具体例を
示す図、Ｉｎ７図はアドレス変換回路の詳細図、第８図
はＲＡＳ（ＩｌＦＭ回路の詳細図、第９図はＣＡＳ信号
回路の詳細図である。 図中、１はイメージバッファ、２はＸアドレス、３はＹ
アドレス、４はアドレス変換回路、５はＲＡＳ信号回路
、６はＣＡＢ信号回路を示す。 特許出願人 富士通株式会社 １１−
明図、第２図は本発明の原理説明図、第３図は本発明の
１実施例によるイメージバッファの全体構成図、第４図
はイメージバッファの詳細構成図、第５図（α） 、
（Ａ）はアドレス構成図、第６図はアドレスの具体例を
示す図、Ｉｎ７図はアドレス変換回路の詳細図、第８図
はＲＡＳ（ＩｌＦＭ回路の詳細図、第９図はＣＡＳ信号
回路の詳細図である。 図中、１はイメージバッファ、２はＸアドレス、３はＹ
アドレス、４はアドレス変換回路、５はＲＡＳ信号回路
、６はＣＡＢ信号回路を示す。 特許出願人 富士通株式会社 １１−
Claims (1)
- ビットマツプ方式のイメージバッファを有し、イメージ
バッファの記憶空間の縦横サイズと整合しないイメージ
情報出力画面をもつイメージ情報出力装置において、イ
メージバッファの記憶空間からはみ出したイメージ出力
画面領域を、イメージバッファ内の余白領域へ移動させ
るアドレス変換手段を設けたことを特徴とするバッファ
のアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202379A JPS6095488A (ja) | 1983-10-28 | 1983-10-28 | バツフアのアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202379A JPS6095488A (ja) | 1983-10-28 | 1983-10-28 | バツフアのアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095488A true JPS6095488A (ja) | 1985-05-28 |
Family
ID=16456517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202379A Pending JPS6095488A (ja) | 1983-10-28 | 1983-10-28 | バツフアのアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62127250A (ja) * | 1985-11-29 | 1987-06-09 | Canon Inc | 印字デ−タの格納方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212533A (en) * | 1975-07-21 | 1977-01-31 | Hitachi Ltd | Address position converting circuit |
| JPS57125983A (en) * | 1981-01-30 | 1982-08-05 | Tokyo Shibaura Electric Co | Addressing system of refresh memory |
-
1983
- 1983-10-28 JP JP58202379A patent/JPS6095488A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212533A (en) * | 1975-07-21 | 1977-01-31 | Hitachi Ltd | Address position converting circuit |
| JPS57125983A (en) * | 1981-01-30 | 1982-08-05 | Tokyo Shibaura Electric Co | Addressing system of refresh memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62127250A (ja) * | 1985-11-29 | 1987-06-09 | Canon Inc | 印字デ−タの格納方法 |
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