JPH08174917A - ペ−ジメモリ制御回路 - Google Patents
ペ−ジメモリ制御回路Info
- Publication number
- JPH08174917A JPH08174917A JP32048994A JP32048994A JPH08174917A JP H08174917 A JPH08174917 A JP H08174917A JP 32048994 A JP32048994 A JP 32048994A JP 32048994 A JP32048994 A JP 32048994A JP H08174917 A JPH08174917 A JP H08174917A
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- Japan
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- page
- memory
- page memory
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Abstract
(57)【要約】
【目的】 アクセスタイムの低い安価なＤＲＡＭを高速
汎用のページ印刷装置用のページメモリに使用し、コス
ト低減を図る。 【構成】 複数のブロック化されたメモリで構成される
ページメモリにおいて、一方のメモリへのアクセス後の
アイドル時に他方のブロック化されたメモリがアクセス
できるようにした。
汎用のページ印刷装置用のページメモリに使用し、コス
ト低減を図る。 【構成】 複数のブロック化されたメモリで構成される
ページメモリにおいて、一方のメモリへのアクセス後の
アイドル時に他方のブロック化されたメモリがアクセス
できるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ページメモリ内で印刷
するページ全体の文字フォントやイメージ、罫線をドッ
ト単位に編集し印刷するページ印刷装置において、ペー
ジメモリを制御する回路に関する。
するページ全体の文字フォントやイメージ、罫線をドッ
ト単位に編集し印刷するページ印刷装置において、ペー
ジメモリを制御する回路に関する。
【０００２】
【従来の技術】近年、高速汎用のページ印刷装置は高画
質化と、より多くの文字、イメージ、罫線をビットパタ
ーン化することが望まれており展開処理の高速化は必須
の状態になっている。特に連続紙プリンタでは、Ａ４紙
を２枚分同時印刷できるＤｏｕｂｌｅ Ｗｉｄｔｈ機能
が普及しつつあり、高速汎用のページ印刷装置はますま
す文字、イメージ、罫線の展開処理速度向上が望まれて
いる。
質化と、より多くの文字、イメージ、罫線をビットパタ
ーン化することが望まれており展開処理の高速化は必須
の状態になっている。特に連続紙プリンタでは、Ａ４紙
を２枚分同時印刷できるＤｏｕｂｌｅ Ｗｉｄｔｈ機能
が普及しつつあり、高速汎用のページ印刷装置はますま
す文字、イメージ、罫線の展開処理速度向上が望まれて
いる。
【０００３】
【発明が解決しようとする課題】ページメモリ制御回路
は文字等のビットマップデータが記録されているフォン
トメモリからビットマップデータを読みだし、また既に
ページメモリに展開されている背景データを読みだし、
ビットマップデータと背景データとを論理演算してペー
ジメモリに展開する。さらにプリンタのドット密度が高
くなるにつれて、１頁当りのページメモリ制御回路のペ
ージメモリへのアクセス個数は増える。このため１ワー
ドをページメモリに展開する時間が汎用プリンタの画像
展開性能を決める。しかしメモリアクセス時間を短縮
し、画像展開性能を上げるために高速のメモリを使用す
ると、非常にコスト高となる問題がある。
は文字等のビットマップデータが記録されているフォン
トメモリからビットマップデータを読みだし、また既に
ページメモリに展開されている背景データを読みだし、
ビットマップデータと背景データとを論理演算してペー
ジメモリに展開する。さらにプリンタのドット密度が高
くなるにつれて、１頁当りのページメモリ制御回路のペ
ージメモリへのアクセス個数は増える。このため１ワー
ドをページメモリに展開する時間が汎用プリンタの画像
展開性能を決める。しかしメモリアクセス時間を短縮
し、画像展開性能を上げるために高速のメモリを使用す
ると、非常にコスト高となる問題がある。
【０００４】本発明の目的は、複数のブロック化された
メモリで構成されるページメモリにおいて、例えば一方
のブロック化されたメモリへのアクセス後のアイドル時
に他方のブロック化されたメモリがアクセスできるよう
にしたインターリーブ構成の制御回路を提供するもので
ある。これにより比較的低速のアクセスタイムの安価な
ＤＲＡＭを高速汎用のページ印刷装置用のページメモリ
に使用できるので、コスト低減を図ることができる。
メモリで構成されるページメモリにおいて、例えば一方
のブロック化されたメモリへのアクセス後のアイドル時
に他方のブロック化されたメモリがアクセスできるよう
にしたインターリーブ構成の制御回路を提供するもので
ある。これにより比較的低速のアクセスタイムの安価な
ＤＲＡＭを高速汎用のページ印刷装置用のページメモリ
に使用できるので、コスト低減を図ることができる。
【０００５】
【課題を解決するための手段】一般にページメモリに編
集される文字フォントやイメージ、罫線は、文字フォン
トやイメージ、罫線のビットパターンを収容する文字ボ
ックスの起点から順に展開される。本発明では展開頁の
スタートアドレスが文字フォントやイメージ、罫線のビ
ットパターンを収容する文字ボックスの起点と一致する
ように展開されるがこのスタートアドレスを展開基準座
標（ｘｓ，ｙｓ）と称す。ここで文字フォントやイメー
ジ、罫線が展開される展開頁上の展開座標（ｘ，ｙ）は
展開基準座標（ｘｓ，ｙｓ）を起点として鏡像指定、回
転指定などの転送条件により演算される。本発明の目的
を達成するために、本発明によれば３２ビットワードサ
イズのページメモリのアドレスは、 Ｆｏｒｇ＋Ｆｗｉｄ／３２×Ｉｎｔ（ｙ／２)＋Ｉｎｔ
(ｘ／３２) なる演算式で演算して生成する。また複数のブロック化
されたメモリはｙ座標の値（例えばｙ座標が奇数か、偶
数か）に依り選択され制御される。
集される文字フォントやイメージ、罫線は、文字フォン
トやイメージ、罫線のビットパターンを収容する文字ボ
ックスの起点から順に展開される。本発明では展開頁の
スタートアドレスが文字フォントやイメージ、罫線のビ
ットパターンを収容する文字ボックスの起点と一致する
ように展開されるがこのスタートアドレスを展開基準座
標（ｘｓ，ｙｓ）と称す。ここで文字フォントやイメー
ジ、罫線が展開される展開頁上の展開座標（ｘ，ｙ）は
展開基準座標（ｘｓ，ｙｓ）を起点として鏡像指定、回
転指定などの転送条件により演算される。本発明の目的
を達成するために、本発明によれば３２ビットワードサ
イズのページメモリのアドレスは、 Ｆｏｒｇ＋Ｆｗｉｄ／３２×Ｉｎｔ（ｙ／２)＋Ｉｎｔ
(ｘ／３２) なる演算式で演算して生成する。また複数のブロック化
されたメモリはｙ座標の値（例えばｙ座標が奇数か、偶
数か）に依り選択され制御される。
【０００６】
【作用】前記のように構成されたページメモリ制御回路
は設定されたシステム構成により自在にページメモリを
制御できる。例えば２頁以上の容量を持ったページメモ
リ内で、２種類のＦｏｒｇを設定することにより、任意
の容量の頁を任意のアドレス空間に設定でき、使用目的
別に区切ることができる。そのため一つの頁は文字フォ
ントやイメージ、罫線の展開用に、他の頁は編集された
文字フォントやイメージ、罫線のビットマップデータを
ビデオ出力用にすることもできる。
は設定されたシステム構成により自在にページメモリを
制御できる。例えば２頁以上の容量を持ったページメモ
リ内で、２種類のＦｏｒｇを設定することにより、任意
の容量の頁を任意のアドレス空間に設定でき、使用目的
別に区切ることができる。そのため一つの頁は文字フォ
ントやイメージ、罫線の展開用に、他の頁は編集された
文字フォントやイメージ、罫線のビットマップデータを
ビデオ出力用にすることもできる。
【０００７】
【実施例】以下に図面を用いて本発明の一実施例を詳細
に説明する。図１はページ印刷装置９のブロック図であ
り、図２はページ印刷装置における本発明による一実施
例を示すものでページメモリ制御回路５とページメモリ
６とのブロック図である。図２のページメモリ制御回路
５は、ＣＰＵ１１が設定する文字フォントやイメージ、
罫線を編集するためのパラメータ（Ｆｏｒｇ、Ｆｗｉ
ｄ、ｘｓ、ｙｓ、転送条件など）を記録するレジスタフ
ァイル１と、ページメモリ６を制御するための制御信号
発生回路２と、ページメモリ６に文字フォントやイメー
ジ、罫線を展開する展開座標（ｘ，ｙ）のｙ座標が偶数
値のときブロック＃０メモリ７を選択し、ｙ座標が奇数
値のときブロック＃１メモリ８を選択するメモリ選択回
路３と、前記展開座標（ｘ，ｙ）でページメモリ６のア
ドレスを生成するアドレス発生回路４とで構成する。ペ
ージメモリ６はブロック＃０メモリ７とブロック＃１メ
モリ８とで構成する。
に説明する。図１はページ印刷装置９のブロック図であ
り、図２はページ印刷装置における本発明による一実施
例を示すものでページメモリ制御回路５とページメモリ
６とのブロック図である。図２のページメモリ制御回路
５は、ＣＰＵ１１が設定する文字フォントやイメージ、
罫線を編集するためのパラメータ（Ｆｏｒｇ、Ｆｗｉ
ｄ、ｘｓ、ｙｓ、転送条件など）を記録するレジスタフ
ァイル１と、ページメモリ６を制御するための制御信号
発生回路２と、ページメモリ６に文字フォントやイメー
ジ、罫線を展開する展開座標（ｘ，ｙ）のｙ座標が偶数
値のときブロック＃０メモリ７を選択し、ｙ座標が奇数
値のときブロック＃１メモリ８を選択するメモリ選択回
路３と、前記展開座標（ｘ，ｙ）でページメモリ６のア
ドレスを生成するアドレス発生回路４とで構成する。ペ
ージメモリ６はブロック＃０メモリ７とブロック＃１メ
モリ８とで構成する。
【０００８】図１のページ印刷装置９は、ホストシステ
ムからの印刷指示を受信するホストシステム・インター
フェース１０と、ＣＰＵ１１と、ＲＡＭ１２と、文字等
のビットマップデータが記録されているフォントメモリ
１３と、ページメモリ制御回路５と、ページメモリ６
と、ページメモリに編集された文字フォントのビットマ
ップデータをビデオ信号にするビデオ出力回路１４と、
プリンタ１５とで構成される。
ムからの印刷指示を受信するホストシステム・インター
フェース１０と、ＣＰＵ１１と、ＲＡＭ１２と、文字等
のビットマップデータが記録されているフォントメモリ
１３と、ページメモリ制御回路５と、ページメモリ６
と、ページメモリに編集された文字フォントのビットマ
ップデータをビデオ信号にするビデオ出力回路１４と、
プリンタ１５とで構成される。
【０００９】図３はページメモリ６内で編集される文字
フォントのパラメータの関係を示す説明図で、Ｆｏｒｇ
はページメモリ６内で編集されている展開頁の座標原点
の絶対アドレスを示すパラメータ、Ｆｗｉｄは展開頁の
Ｘ軸の総ドット数を示すパラメータでワードサイズの整
数倍でなければならない、ｘｓ及びｙｓは文字のビット
パターンを収容する文字ボックスの起点を表す座標軸上
の位置で、文字フォントを編集している展開頁の展開基
準座標である。
フォントのパラメータの関係を示す説明図で、Ｆｏｒｇ
はページメモリ６内で編集されている展開頁の座標原点
の絶対アドレスを示すパラメータ、Ｆｗｉｄは展開頁の
Ｘ軸の総ドット数を示すパラメータでワードサイズの整
数倍でなければならない、ｘｓ及びｙｓは文字のビット
パターンを収容する文字ボックスの起点を表す座標軸上
の位置で、文字フォントを編集している展開頁の展開基
準座標である。
【００１０】図４(ａ)図は展開座標（ｘ，ｙ）と１６ビ
ットワードサイズのページメモリのアドレス空間との関
係を示す。Ｆｏｒｇは全ページメモリの任意のアドレス
に設定することができる展開頁の座標原点を示すパラメ
ータ。Ｆｗｉｄは展開頁のＸ軸の総ドット数を示すパラ
メータ。ただしＦｗｉｄは１６ビットワードサイズの整
数倍でなければならない。メモリ選択回路３はｙ座標が
偶数値のときブロック＃０メモリ７を選択し、ｙ座標が
奇数値のときブロック＃１メモリ８を選択する。アドレ
ス発生回路４は文字フォントが展開される座標からペー
ジメモリの絶対アドレスを、 Ｆｏｒｇ＋Ｆｗｉｄ／１６×Ｉｎｔ(ｙ／２)＋Ｉｎｔ
(ｘ／１６) なる演算式で演算して生成する。
ットワードサイズのページメモリのアドレス空間との関
係を示す。Ｆｏｒｇは全ページメモリの任意のアドレス
に設定することができる展開頁の座標原点を示すパラメ
ータ。Ｆｗｉｄは展開頁のＸ軸の総ドット数を示すパラ
メータ。ただしＦｗｉｄは１６ビットワードサイズの整
数倍でなければならない。メモリ選択回路３はｙ座標が
偶数値のときブロック＃０メモリ７を選択し、ｙ座標が
奇数値のときブロック＃１メモリ８を選択する。アドレ
ス発生回路４は文字フォントが展開される座標からペー
ジメモリの絶対アドレスを、 Ｆｏｒｇ＋Ｆｗｉｄ／１６×Ｉｎｔ(ｙ／２)＋Ｉｎｔ
(ｘ／１６) なる演算式で演算して生成する。
【００１１】図４(ｂ)は展開座標（ｘ，ｙ）と３２ビッ
トワードサイズのページメモリのアドレスとの関係を示
す。Ｆｏｒｇは全ページメモリの任意のアドレスに設定
することができる展開頁の座標原点を示すパラメータ。
Ｆｗｉｄは展開頁のＸ軸の総ドット数を示すパラメー
タ。ただしＦｗｉｄは３２ビットワードサイズの整数倍
でなければならない。メモリ選択回路３はｙ座標が偶数
値のときブロック＃０メモリ７を選択し、ｙ座標が奇数
値のときブロック＃１メモリ８を選択する。アドレス発
生回路４は文字フォントが展開される座標からページメ
モリの絶対アドレスを、 Ｆｏｒｇ＋Ｆｗｉｄ／３２×Ｉｎｔ(ｙ／２)＋Ｉｎｔ
(ｘ／３２) なる演算式で演算して生成する。
トワードサイズのページメモリのアドレスとの関係を示
す。Ｆｏｒｇは全ページメモリの任意のアドレスに設定
することができる展開頁の座標原点を示すパラメータ。
Ｆｗｉｄは展開頁のＸ軸の総ドット数を示すパラメー
タ。ただしＦｗｉｄは３２ビットワードサイズの整数倍
でなければならない。メモリ選択回路３はｙ座標が偶数
値のときブロック＃０メモリ７を選択し、ｙ座標が奇数
値のときブロック＃１メモリ８を選択する。アドレス発
生回路４は文字フォントが展開される座標からページメ
モリの絶対アドレスを、 Ｆｏｒｇ＋Ｆｗｉｄ／３２×Ｉｎｔ(ｙ／２)＋Ｉｎｔ
(ｘ／３２) なる演算式で演算して生成する。
【００１２】図５はインターリーブ構成のページメモリ
の接続例を、図６はインターリーブ構成のページメモリ
のアクセスタイミング例でリード・モディファイ・ライ
ト・アクセスを示す。図５ａからｉは図６ａからｉと同
一である。図５ａはブロック＃０メモリ７とブロック＃
１メモリ８との共通で、アドレス発生回路４からメモリ
のｒａｓアドレスとｃａｓアドレスとが時分割に出力さ
れている。図５ｂからｈはメモリ選択回路３から出力さ
れている制御信号。図５ｂはブロック＃０メモリ７のｒ
ａｓ信号。図５ｃはブロック＃０メモリ７のｃａｓ信
号。図５ｄはブロック＃０メモリ７のｗｅ信号。図５ｅ
はブロック＃１メモリ８のｒａｓ信号。図５ｆはブロッ
ク＃１メモリ８のｃａｓ信号。図５ｇはブロック＃１メ
モリ８のｗｅ信号。図５ｈはブロック＃０メモリ７とブ
ロック＃１メモリ８との共通であるｏｅ信号。図５ｉは
ブロック＃０メモリ７とブロック＃１メモリ８との共通
で、前半はメモリからリードデータが、後半はページメ
モリ制御回路５からライトデータが出力されている。図
６はブロック＃０メモリ７のアクセスがアイドルになる
前にブロック＃１メモリ８のアクセスが始まっている。
またブロック＃１メモリ８のアクセスがアイドルになる
前にブロック＃０メモリ７のアクセスが始まっている。
の接続例を、図６はインターリーブ構成のページメモリ
のアクセスタイミング例でリード・モディファイ・ライ
ト・アクセスを示す。図５ａからｉは図６ａからｉと同
一である。図５ａはブロック＃０メモリ７とブロック＃
１メモリ８との共通で、アドレス発生回路４からメモリ
のｒａｓアドレスとｃａｓアドレスとが時分割に出力さ
れている。図５ｂからｈはメモリ選択回路３から出力さ
れている制御信号。図５ｂはブロック＃０メモリ７のｒ
ａｓ信号。図５ｃはブロック＃０メモリ７のｃａｓ信
号。図５ｄはブロック＃０メモリ７のｗｅ信号。図５ｅ
はブロック＃１メモリ８のｒａｓ信号。図５ｆはブロッ
ク＃１メモリ８のｃａｓ信号。図５ｇはブロック＃１メ
モリ８のｗｅ信号。図５ｈはブロック＃０メモリ７とブ
ロック＃１メモリ８との共通であるｏｅ信号。図５ｉは
ブロック＃０メモリ７とブロック＃１メモリ８との共通
で、前半はメモリからリードデータが、後半はページメ
モリ制御回路５からライトデータが出力されている。図
６はブロック＃０メモリ７のアクセスがアイドルになる
前にブロック＃１メモリ８のアクセスが始まっている。
またブロック＃１メモリ８のアクセスがアイドルになる
前にブロック＃０メモリ７のアクセスが始まっている。
【００１３】
【発明の効果】以上詳細したように、本発明によれば複
数のブロック化されたメモリで構成されるページメモリ
に、文字等を展開する位置を示す展開座標にてブロック
化されたメモリを選択し、ページメモリのアドレスを生
成するページメモリ制御回路を用いブロック毎のメモリ
アクセス動作を重複させることにより、比較的低速のメ
モリでも高速アクセスができるページメモリとして使用
することができる。
数のブロック化されたメモリで構成されるページメモリ
に、文字等を展開する位置を示す展開座標にてブロック
化されたメモリを選択し、ページメモリのアドレスを生
成するページメモリ制御回路を用いブロック毎のメモリ
アクセス動作を重複させることにより、比較的低速のメ
モリでも高速アクセスができるページメモリとして使用
することができる。
【図１】 本発明のページ印刷装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】 ページメモリ制御回路のブロック図である。
【図３】 ページメモリ内で編集される文字フォントの
パラメータの関係を示す説明図である。
パラメータの関係を示す説明図である。
【図４(a)】 展開座標（ｘ，ｙ）と１６ビットワード
サイズのページメモリのアドレス空間との関係を示す説
明図である。
サイズのページメモリのアドレス空間との関係を示す説
明図である。
【図４(b)】 展開座標（ｘ，ｙ）と３２ビットワード
サイズのページメモリのアドレスとの関係を示す説明図
である。
サイズのページメモリのアドレスとの関係を示す説明図
である。
【図５】 インターリーブ構成のページメモリの接続例
を示す説明図である。
を示す説明図である。
【図６】 インターリーブ構成のページメモリのアクセ
スタイミング例を示す説明図である。
スタイミング例を示す説明図である。
１・・・レジスタファイル、２・・・制御信号発生回路、３・・
・メモリ選択回路、４・・・アドレス発生回路、５・・・ペー
ジメモリ制御回路、６・・・ページメモリ、７・・・ブロック
＃０のメモリ、８・・・ブロック＃１のメモリ、９・・・ペー
ジ印刷装置、１０・・・ホストシステム・インターフェー
ス、１１・・・ＣＰＵ、１２・・・ＲＡＭ、１３・・・フォント
メモリ、１４・・・ビデオ出力回路、１５・・・プリンタ
・メモリ選択回路、４・・・アドレス発生回路、５・・・ペー
ジメモリ制御回路、６・・・ページメモリ、７・・・ブロック
＃０のメモリ、８・・・ブロック＃１のメモリ、９・・・ペー
ジ印刷装置、１０・・・ホストシステム・インターフェー
ス、１１・・・ＣＰＵ、１２・・・ＲＡＭ、１３・・・フォント
メモリ、１４・・・ビデオ出力回路、１５・・・プリンタ
Claims (3)
- 【請求項１】文字フォントやイメージ、罫線で構成され
る印刷頁をページメモリ上に頁単位でビットマップ情報
に展開編集し印刷するページ印刷装置において、複数の
ブロック化されたメモリで構成するページメモリと、ペ
ージメモリ内で文字フォントやイメージ、罫線を編集す
るためのパラメータを記録するレジスタファイルと、ペ
ージメモリを制御するための制御信号発生回路と、ペー
ジメモリに文字フォントやイメージ、罫線を展開する
時、展開頁の展開座標で各々のブロック化されたメモリ
を選択するメモリ選択回路と、前記展開座標でページメ
モリのアドレスを生成するアドレス発生回路とを有し、
複数のブロック化されたメモリで構成するページメモリ
を制御することを特徴とするページメモリ制御回路。 - 【請求項２】１６ビットワードサイズのページメモリの
アドレスを、下記演算式(1)で演算して生成することを
特徴とする請求項１記載のページメモリ制御回路。 Ｆｏｒｇ＋Ｆｗｉｄ／１６×Ｉｎｔ(ｙ／２)＋Ｉｎｔ(ｘ／１６) ・・・ (1) （ここで、ｘ，ｙは文字フォントやイメージ、罫線を展
開する展開座標で、座標軸上の位置、Ｆｏｒｇは座標原
点の絶対値アドレス、ＦｗｉｄはＸ軸の総ドット数、Ｉ
ｎｔはこれに続く（ ）内の演算結果が小数点以下を含
まない整数であることを示す。） - 【請求項３】１６×ｎ（ｎは正の整数）ビットワードサ
イズのページメモリのアドレスを、下記演算式(2)で演
算して生成することを特徴とする請求項１記載のページ
メモリ制御回路。 Ｆｏｒｇ＋Ｆｗｉｄ／(１６×ｎ)×Ｉｎｔ(ｙ／２)＋Ｉｎｔ(ｘ／(１６×ｎ)) ・・・
（２）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32048994A JPH08174917A (ja) | 1994-12-22 | 1994-12-22 | ペ−ジメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32048994A JPH08174917A (ja) | 1994-12-22 | 1994-12-22 | ペ−ジメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08174917A true JPH08174917A (ja) | 1996-07-09 |
Family
ID=18122021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32048994A Withdrawn JPH08174917A (ja) | 1994-12-22 | 1994-12-22 | ペ−ジメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08174917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114420196A (zh) * | 2022-01-17 | 2022-04-29 | 长江存储科技有限责任公司 | 半导体芯片的测试方法 |
-
1994
- 1994-12-22 JP JP32048994A patent/JPH08174917A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114420196A (zh) * | 2022-01-17 | 2022-04-29 | 长江存储科技有限责任公司 | 半导体芯片的测试方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |