JPH066548A - 頁メモリのアクセス制御装置 - Google Patents
頁メモリのアクセス制御装置Info
- Publication number
- JPH066548A JPH066548A JP16158492A JP16158492A JPH066548A JP H066548 A JPH066548 A JP H066548A JP 16158492 A JP16158492 A JP 16158492A JP 16158492 A JP16158492 A JP 16158492A JP H066548 A JPH066548 A JP H066548A
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- data
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Abstract
(57)【要約】
【目的】 画像データの各ラインデータを尻詰めにして
頁メモリに書き込むことにより頁メモリを有効に利用し
つつも、頁メモリ上における各データラインを確実にア
クセスでき、しかも格別のコストアップを来さないよう
にする。 【構成】 １ライン当りの画素数２11個からなるＢ４サ
イズの頁メモリ５に１ライン当りの画素数２6 ×３2 個
からなるＡ４サイズの画像データを尻詰めに格納し、こ
れを画像データにおける８０ラインからアクセスして読
み出す場合、２10＜８０＜２11を満足する数値２11と１
ライン当りの画素数２6 ×３2 との最小公倍数は５５９
２６＝２6 ×２5 ×３2 となり、これをＡ４サイズの１
ライン当りのメモリ画素数２6 ×３2 で割ると３２＝２
5 となり、これを用いて数値６５（＝１＋３２×２）が
求められ、実際には６５ラインの先頭からのアクセスが
行われる。
頁メモリに書き込むことにより頁メモリを有効に利用し
つつも、頁メモリ上における各データラインを確実にア
クセスでき、しかも格別のコストアップを来さないよう
にする。 【構成】 １ライン当りの画素数２11個からなるＢ４サ
イズの頁メモリ５に１ライン当りの画素数２6 ×３2 個
からなるＡ４サイズの画像データを尻詰めに格納し、こ
れを画像データにおける８０ラインからアクセスして読
み出す場合、２10＜８０＜２11を満足する数値２11と１
ライン当りの画素数２6 ×３2 との最小公倍数は５５９
２６＝２6 ×２5 ×３2 となり、これをＡ４サイズの１
ライン当りのメモリ画素数２6 ×３2 で割ると３２＝２
5 となり、これを用いて数値６５（＝１＋３２×２）が
求められ、実際には６５ラインの先頭からのアクセスが
行われる。
Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリ用の頁
メモリ等に好適な頁メモリのアクセス制御装置に係り、
特にメモリ空間を有効に利用しつつも簡単な回路構成に
より画像データの任意のラインに直ちにアクセスできる
ようにした頁メモリのアクセス制御装置に関する。
メモリ等に好適な頁メモリのアクセス制御装置に係り、
特にメモリ空間を有効に利用しつつも簡単な回路構成に
より画像データの任意のラインに直ちにアクセスできる
ようにした頁メモリのアクセス制御装置に関する。
【０００２】
【従来の技術】従来の頁メモリのアクセス制御装置の一
例を図４に示す。同図において、１はメモリアクセス制
御部、２はリードカウンタ、３はライトカウンタ、４は
マルチプレクサ、５は頁メモリである。
例を図４に示す。同図において、１はメモリアクセス制
御部、２はリードカウンタ、３はライトカウンタ、４は
マルチプレクサ、５は頁メモリである。
【０００３】図５に示されるように、頁メモリ５として
は、１ライン当り２０４８画素を有するＢ４サイズのメ
モリが使用されており、またこの頁メモリに書き込まれ
るべき画像データとしては、１ライン当り１７２８画素
のＡ４サイズのデータが示されている。
は、１ライン当り２０４８画素を有するＢ４サイズのメ
モリが使用されており、またこの頁メモリに書き込まれ
るべき画像データとしては、１ライン当り１７２８画素
のＡ４サイズのデータが示されている。
【０００４】かかる従来装置によれば、頁メモリ５内に
記憶された画像データの各ラインの先頭アドレス（下
位）が００H となるため、アドレスの管理が容易である
と言う利点がある。
記憶された画像データの各ラインの先頭アドレス（下
位）が００H となるため、アドレスの管理が容易である
と言う利点がある。
【０００５】しかしながら、このような従来のアクセス
制御装置にあっては、画像データの各ラインのデータを
頁メモリの該当するラインの先頭アドレスから書き込む
ようにしているため、Ａ４サイズより大きい１７２９〜
２０４８画素分の頁メモリが使用されずに残され、その
分だけ頁メモリが有効に利用されていないと言う不具合
がある。
制御装置にあっては、画像データの各ラインのデータを
頁メモリの該当するラインの先頭アドレスから書き込む
ようにしているため、Ａ４サイズより大きい１７２９〜
２０４８画素分の頁メモリが使用されずに残され、その
分だけ頁メモリが有効に利用されていないと言う不具合
がある。
【０００６】かかる不具合を解決すべく、例えば図３に
示されるように、Ａ４サイズのデータを尻詰めにして頁
メモリに書き込んだ場合には、各ラインを管理するのに
データ１ライン分の画素数×ｍ（ｍ＝０，１，２…）を
求める乗算器や各ラインの先頭アドレスを記憶しておく
メモリ及びこれらを制御する回路が別に必要となり、そ
の分だけコストアップが招来される他、それらの管理が
複雑になると言う問題が新たに生ずる。
示されるように、Ａ４サイズのデータを尻詰めにして頁
メモリに書き込んだ場合には、各ラインを管理するのに
データ１ライン分の画素数×ｍ（ｍ＝０，１，２…）を
求める乗算器や各ラインの先頭アドレスを記憶しておく
メモリ及びこれらを制御する回路が別に必要となり、そ
の分だけコストアップが招来される他、それらの管理が
複雑になると言う問題が新たに生ずる。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
アクセス制御装置にあっては、画像データの各ラインの
データを頁メモリの該当するラインの先頭アドレスから
書き込むようにしているため、Ａ４サイズより大きい１
７２９〜２０４８画素分の頁メモリが使用されずに残さ
れ、その分だけ頁メモリが有効に利用されていないと言
う不具合があり、かかる不具合を解決すべく、例えば図
３に示されるように、Ａ４サイズのデータを尻詰めにし
て頁メモリに書き込んだ場合には、各ラインを管理する
のにデータ１ライン分の画素数×ｍ（ｍ＝０，１，２
…）を求める乗算器や各ラインの先頭アドレスを記憶し
ておくメモリ及びこれらを制御する回路が別に必要とな
り、その分だけコストアップが招来される他、それらの
管理が複雑になると言う問題点があった。
アクセス制御装置にあっては、画像データの各ラインの
データを頁メモリの該当するラインの先頭アドレスから
書き込むようにしているため、Ａ４サイズより大きい１
７２９〜２０４８画素分の頁メモリが使用されずに残さ
れ、その分だけ頁メモリが有効に利用されていないと言
う不具合があり、かかる不具合を解決すべく、例えば図
３に示されるように、Ａ４サイズのデータを尻詰めにし
て頁メモリに書き込んだ場合には、各ラインを管理する
のにデータ１ライン分の画素数×ｍ（ｍ＝０，１，２
…）を求める乗算器や各ラインの先頭アドレスを記憶し
ておくメモリ及びこれらを制御する回路が別に必要とな
り、その分だけコストアップが招来される他、それらの
管理が複雑になると言う問題点があった。
【０００８】本発明は上記問題点を除去し、画像データ
の各ラインデータを尻詰めにして頁メモリに書き込むこ
とにより頁メモリを有効に利用しつつも、頁メモリ上に
おける各データラインを確実にアクセスすることがで
き、しかも格別のコストアップを来さない頁メモリのア
クセス制御装置を提供することを目的とする。
の各ラインデータを尻詰めにして頁メモリに書き込むこ
とにより頁メモリを有効に利用しつつも、頁メモリ上に
おける各データラインを確実にアクセスすることがで
き、しかも格別のコストアップを来さない頁メモリのア
クセス制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この出願の請求項１の発
明は、１ライン当りの画素数２n 個からなる頁メモリに
１ライン当りの画素数Ｘ（Ｘ＜２n ）個からなる画像デ
ータを尻詰めに格納し、これを画像データにおける任意
のライン番号Ｌからアクセスして読み出すための頁メモ
リのアクセス制御装置において、２n-1 ＜１ライン当り
の画素数Ｘ＜２n を満足する数値２n と１ライン当りの
画素数Ｘとの最小公倍数ＭからＮ（＝Ｍ／Ｘ）を求める
第１の演算手段と、１＋Ｎ（Ｋ）≦アクセス要求のあっ
たライン番号Ｌ＜１＋Ｎ（Ｋ＋１）を満足する数値１＋
Ｎ（Ｋ）若しくは１＋Ｎ（Ｋ＋１）を求める第２の演算
手段（但し、Ｋ＝０，１，２…）とを備え、前記数値１
＋Ｎ（Ｋ）若しくは１＋Ｎ（Ｋ＋１）をアクセス開始ア
ドレスとして前記頁メモリから画像データを読み出すこ
とを特徴とするものである。
明は、１ライン当りの画素数２n 個からなる頁メモリに
１ライン当りの画素数Ｘ（Ｘ＜２n ）個からなる画像デ
ータを尻詰めに格納し、これを画像データにおける任意
のライン番号Ｌからアクセスして読み出すための頁メモ
リのアクセス制御装置において、２n-1 ＜１ライン当り
の画素数Ｘ＜２n を満足する数値２n と１ライン当りの
画素数Ｘとの最小公倍数ＭからＮ（＝Ｍ／Ｘ）を求める
第１の演算手段と、１＋Ｎ（Ｋ）≦アクセス要求のあっ
たライン番号Ｌ＜１＋Ｎ（Ｋ＋１）を満足する数値１＋
Ｎ（Ｋ）若しくは１＋Ｎ（Ｋ＋１）を求める第２の演算
手段（但し、Ｋ＝０，１，２…）とを備え、前記数値１
＋Ｎ（Ｋ）若しくは１＋Ｎ（Ｋ＋１）をアクセス開始ア
ドレスとして前記頁メモリから画像データを読み出すこ
とを特徴とするものである。
【００１０】この出願の請求項２の発明は、上記請求項
１の発明において、上記数値１＋Ｍ（Ｋ）若しくは１＋
Ｍ（Ｋ＋１）の中で、アクセス要求のあったライン番号
Ｌに近いものをアクセス開始アドレスとすることを特徴
とするものである。
１の発明において、上記数値１＋Ｍ（Ｋ）若しくは１＋
Ｍ（Ｋ＋１）の中で、アクセス要求のあったライン番号
Ｌに近いものをアクセス開始アドレスとすることを特徴
とするものである。
【００１１】
【作用】この本発明の構成によれば、例えばラッチとマ
ルチプレクサのみの簡単な回路構成にてライン管理を行
うことができ、データを頁メモリに尻詰めに書き込んで
も、略任意のラインから読出を容易に行うことができ、
頁メモリを有効に活用することができる。
ルチプレクサのみの簡単な回路構成にてライン管理を行
うことができ、データを頁メモリに尻詰めに書き込んで
も、略任意のラインから読出を容易に行うことができ、
頁メモリを有効に活用することができる。
【００１２】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。本発明に係る頁メモリのアクセス制御
回路の一実施例を図１に示す。図１において、１はメモ
リアクセス制御部、２はリードカウンタ、３はライトカ
ウンタ、４はマルチプレクサ、５は頁メモリ、６はバ
ス、７は最小公倍数制御部である。
詳細に説明する。本発明に係る頁メモリのアクセス制御
回路の一実施例を図１に示す。図１において、１はメモ
リアクセス制御部、２はリードカウンタ、３はライトカ
ウンタ、４はマルチプレクサ、５は頁メモリ、６はバ
ス、７は最小公倍数制御部である。
【００１３】最小公倍数制御回路の一例を図２に示す。
同図に示されるように、このアクセス制御装置は、アド
レスデータＡ１１〜Ａ０の上位６ビットＡ１１〜Ａ６を
ラッチ信号ＬＡＴＣＨに応答してラッチしこれをそのま
ま頁メモリアドレスデータの上位６ビットＡ１１´〜Ａ
６´として出力する上位側ラッチ８ａと、アドレスデー
タＡ１１〜Ａ０の下位６ビットＡ５〜Ａ０をラッチ信号
ＬＡＴＣＨに応答してラッチしそのうちＡ５をそのまま
頁メモリアドレスデータのＡ５´として出力すると共に
下位５ビットＡ４〜Ａ０については後述する２個のマル
チプレクサ４ａ，４ｂへと適宜に送出する下位側ラッチ
８ｂと、用紙サイズ指定信号の内容がＢ４サイズの場合
にはアドレスデータのＡ４を他方Ａ４サイズの場合には
“０”を頁メモリアドレスデータのＡ４´としてストロ
ーブ信号ＳＴＢに応答して出力する第１のマルチプレク
サ４ａと、用紙サイズ指定信号の内容がＢ４サイズの場
合にはアドレスデータのＡ３〜Ａ０を他方Ａ４サイズの
場合には“（０）（０）（０）（１）”を頁メモリアド
レスデータのＡ３´〜Ａ０´としてストローブ信号ＳＴ
Ｂに応答して出力する第２のマルチプレクサ４ｂとから
構成されている。
同図に示されるように、このアクセス制御装置は、アド
レスデータＡ１１〜Ａ０の上位６ビットＡ１１〜Ａ６を
ラッチ信号ＬＡＴＣＨに応答してラッチしこれをそのま
ま頁メモリアドレスデータの上位６ビットＡ１１´〜Ａ
６´として出力する上位側ラッチ８ａと、アドレスデー
タＡ１１〜Ａ０の下位６ビットＡ５〜Ａ０をラッチ信号
ＬＡＴＣＨに応答してラッチしそのうちＡ５をそのまま
頁メモリアドレスデータのＡ５´として出力すると共に
下位５ビットＡ４〜Ａ０については後述する２個のマル
チプレクサ４ａ，４ｂへと適宜に送出する下位側ラッチ
８ｂと、用紙サイズ指定信号の内容がＢ４サイズの場合
にはアドレスデータのＡ４を他方Ａ４サイズの場合には
“０”を頁メモリアドレスデータのＡ４´としてストロ
ーブ信号ＳＴＢに応答して出力する第１のマルチプレク
サ４ａと、用紙サイズ指定信号の内容がＢ４サイズの場
合にはアドレスデータのＡ３〜Ａ０を他方Ａ４サイズの
場合には“（０）（０）（０）（１）”を頁メモリアド
レスデータのＡ３´〜Ａ０´としてストローブ信号ＳＴ
Ｂに応答して出力する第２のマルチプレクサ４ｂとから
構成されている。
【００１４】このため、この最小公倍数制御回路７は、
用紙サイズ指定信号の内容がＢ４サイズの場合にはアド
レスデータのＡ１１〜Ａ０をそのまま頁メモリアドレス
データＡ１１´〜Ａ０´として出力するのに対し、用紙
サイズ指定信号の内容がＡ４サイズの場合にはアドレス
データＡ１１〜Ａ０を“（Ａ１１）（Ａ１０）（Ａ９）
（Ａ８）（Ａ７）（Ａ６）（Ａ５）（Ａ４）（０）
（０）（０）（１）”に変換した後、頁メモリアドレス
データＡ１１´〜Ａ０´として出力する。
用紙サイズ指定信号の内容がＢ４サイズの場合にはアド
レスデータのＡ１１〜Ａ０をそのまま頁メモリアドレス
データＡ１１´〜Ａ０´として出力するのに対し、用紙
サイズ指定信号の内容がＡ４サイズの場合にはアドレス
データＡ１１〜Ａ０を“（Ａ１１）（Ａ１０）（Ａ９）
（Ａ８）（Ａ７）（Ａ６）（Ａ５）（Ａ４）（０）
（０）（０）（１）”に変換した後、頁メモリアドレス
データＡ１１´〜Ａ０´として出力する。
【００１５】次に、以上の構成よりなるアクセス制御装
置の動作を説明する。Ｂ４サイズ（２０４８＝２11画素
数）のメモリ空間にＡ４サイズ（１７２８＝２6 ×３2
画素数）のデータを尻詰めに書き込むと図３のようにな
る。
置の動作を説明する。Ｂ４サイズ（２０４８＝２11画素
数）のメモリ空間にＡ４サイズ（１７２８＝２6 ×３2
画素数）のデータを尻詰めに書き込むと図３のようにな
る。
【００１６】ここで、Ａ４サイズのデータに関する１ラ
イン当りの画素数１７２８に関しては、２10＜１７２８
＜２11の関係が成り立ち、しかも２11と１７２８との最
小公倍数は５５９２６＝２6 ×２5 ×３2 となり、これ
をＡ４サイズの１ライン当りのメモリ画素数１７２８で
割ると３２＝２5 が得られ、これはデータの３２ライン
毎にラインの先頭アドレスの下位ビットが００H になる
ことを示している。
イン当りの画素数１７２８に関しては、２10＜１７２８
＜２11の関係が成り立ち、しかも２11と１７２８との最
小公倍数は５５９２６＝２6 ×２5 ×３2 となり、これ
をＡ４サイズの１ライン当りのメモリ画素数１７２８で
割ると３２＝２5 が得られ、これはデータの３２ライン
毎にラインの先頭アドレスの下位ビットが００H になる
ことを示している。
【００１７】このことから、任意のラインのリードアク
セスに対して、最小公倍数制御回路７にて１＋３２Ｋ
（Ｋ＝０，１，２…）ラインに変換することにより、略
任意のラインからのリードアクセスを可能にすることが
できる。
セスに対して、最小公倍数制御回路７にて１＋３２Ｋ
（Ｋ＝０，１，２…）ラインに変換することにより、略
任意のラインからのリードアクセスを可能にすることが
できる。
【００１８】図２を参照しつつ具体的な例により説明す
ると、今仮にＡ４サイズのデータが尻詰めに頁メモリの
先頭から書き込まれており、この状態において８０ライ
ンからのリードアクセス要求があったものと想定する。
ると、今仮にＡ４サイズのデータが尻詰めに頁メモリの
先頭から書き込まれており、この状態において８０ライ
ンからのリードアクセス要求があったものと想定する。
【００１９】８０を２進数で表すと００００ ０１０１
００００（２）（Ａ１１〜Ａ０）となり、画像データ
がＡ４サイズなのでマルチプレクサ４ａ，４ｂのセレク
タがＡ側を選ぶため、アドレスデータＡ４〜Ａ０はＡ４
〜Ａ１＝０，Ａ０＝１に変換される。すなわち、０００
０ ０１００ ０００１（２）（Ａ１１〜Ａ０）は１０
進数で６５（＝１＋３２×２）ラインからのアクセスと
なる。同様に、１００ラインからのリードアクセスがあ
った場合には、１００を２進数で表すと００００ ０１
１０ ０１００（２）となるため、００００ ０１１０
０００１（２）＝９７（＝１＋３２×３）に変換され
る。
００００（２）（Ａ１１〜Ａ０）となり、画像データ
がＡ４サイズなのでマルチプレクサ４ａ，４ｂのセレク
タがＡ側を選ぶため、アドレスデータＡ４〜Ａ０はＡ４
〜Ａ１＝０，Ａ０＝１に変換される。すなわち、０００
０ ０１００ ０００１（２）（Ａ１１〜Ａ０）は１０
進数で６５（＝１＋３２×２）ラインからのアクセスと
なる。同様に、１００ラインからのリードアクセスがあ
った場合には、１００を２進数で表すと００００ ０１
１０ ０１００（２）となるため、００００ ０１１０
０００１（２）＝９７（＝１＋３２×３）に変換され
る。
【００２０】以上の実施例装置によれば、ラッチとマル
チプレクサのみの簡単な構成によりライン管理ができる
ので、データを頁メモリに尻詰めに書き込んでも略任意
のラインからの読み出しが容易にでき、頁メモリを有効
に活用することができる。
チプレクサのみの簡単な構成によりライン管理ができる
ので、データを頁メモリに尻詰めに書き込んでも略任意
のラインからの読み出しが容易にでき、頁メモリを有効
に活用することができる。
【００２１】この発明では、複数ライン（上述の例では
３２ライン）単位の管理となるので単利が多少ラフには
なるが、ライン密度を７．７ライン／mmとしても、任意
の読み出し場所からのずれは最大でも約４mm程度に収ま
るのでさほど問題とはならない。因みに、本発明の適用
例としては、受けた画情報を２枚の紙に分割印字する必
要があるとき、１頁目の終りと２頁目の初めをオーバー
ラップさせるときに用いることが考えられ、このような
場合においてオーバーラップの精度が約４mm（最大）は
さほど問題にはならないものと思われる。
３２ライン）単位の管理となるので単利が多少ラフには
なるが、ライン密度を７．７ライン／mmとしても、任意
の読み出し場所からのずれは最大でも約４mm程度に収ま
るのでさほど問題とはならない。因みに、本発明の適用
例としては、受けた画情報を２枚の紙に分割印字する必
要があるとき、１頁目の終りと２頁目の初めをオーバー
ラップさせるときに用いることが考えられ、このような
場合においてオーバーラップの精度が約４mm（最大）は
さほど問題にはならないものと思われる。
【００２２】また、以上の実施例では、最小公倍数制御
回路において、１＋３２Ｋ≦リードアクセス要求ライン
＜１＋３２（Ｋ＋１）（ここで、Ｋ＝１，２…）の関係
が成り立つため、リードアクセスラインを１＋３２Ｋに
変換したが、これに代えて１＋３２（Ｋ＋１）に変換し
ても良く、更にリード要求ラインを１＋３２Ｋか１＋３
２（Ｋ＋１）の差の小さいほうへ変換すれば、最大ずれ
を前記の場合の半分に当たる２．０８mmとすることがで
きる。
回路において、１＋３２Ｋ≦リードアクセス要求ライン
＜１＋３２（Ｋ＋１）（ここで、Ｋ＝１，２…）の関係
が成り立つため、リードアクセスラインを１＋３２Ｋに
変換したが、これに代えて１＋３２（Ｋ＋１）に変換し
ても良く、更にリード要求ラインを１＋３２Ｋか１＋３
２（Ｋ＋１）の差の小さいほうへ変換すれば、最大ずれ
を前記の場合の半分に当たる２．０８mmとすることがで
きる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
例えばラッチとマルチプレクサのみの簡単な回路構成に
てライン管理を行うことができ、データを頁メモリに尻
詰めに書き込んでも、略任意のラインから読出を容易に
行うことができ、頁メモリを有効に活用することができ
る。
例えばラッチとマルチプレクサのみの簡単な回路構成に
てライン管理を行うことができ、データを頁メモリに尻
詰めに書き込んでも、略任意のラインから読出を容易に
行うことができ、頁メモリを有効に活用することができ
る。
【図１】本発明に係るアクセス制御装置の一実施例を示
すブロック図。
すブロック図。
【図２】最小公倍数制御部の一例を示す回路図。
【図３】本発明により画像データが書き込まれた頁メモ
リの内容を示す図。
リの内容を示す図。
【図４】従来のアクセス制御装置の一実施例を示すブロ
ック図。
ック図。
【図５】従来装置により画像データが書き込まれた頁メ
モリの内容を示す図。
モリの内容を示す図。
１ メモリアクセス制御部 ２ リードカウンタ ３ ライトカウンタ ４ マルチプレクサ ５ 頁メモリ ６ バス ７ 最小公倍数制御部
Claims (2)
- 【請求項１】 １ライン当りの画素数２n 個からなる頁
メモリに１ライン当りの画素数Ｘ（Ｘ＜２n ）個からな
る画像データを尻詰めに格納し、これを画像データにお
ける任意のライン番号Ｌからアクセスして読み出すため
の頁メモリのアクセス制御装置において、 ２n-1 ＜１ライン当りの画素数Ｘ＜２n を満足する数値
２n と１ライン当りの画素数Ｘとの最小公倍数ＭからＮ
（＝Ｍ／Ｘ）を求める第１の演算手段と、 １＋Ｎ（Ｋ）≦アクセス要求のあったライン番号Ｌ＜１
＋Ｎ（Ｋ＋１）を満足する数値１＋Ｎ（Ｋ）若しくは１
＋Ｎ（Ｋ＋１）を求める第２の演算手段（但し、Ｋ＝
０，１，２…）とを備え、前記数値１＋Ｎ（Ｋ）若しく
は１＋Ｎ（Ｋ＋１）をアクセス開始アドレスとして前記
頁メモリから画像データを読み出すことを特徴とする頁
メモリのアクセス制御装置。 - 【請求項２】 数値１＋Ｎ（Ｋ）若しくは１＋Ｎ（Ｋ＋
１）の中で、アクセス要求のあったライン番号Ｌに近い
ものをアクセス開始アドレスとすることを特徴とする請
求項１記載の頁メモリのアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16158492A JPH066548A (ja) | 1992-06-22 | 1992-06-22 | 頁メモリのアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16158492A JPH066548A (ja) | 1992-06-22 | 1992-06-22 | 頁メモリのアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066548A true JPH066548A (ja) | 1994-01-14 |
Family
ID=15737908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16158492A Pending JPH066548A (ja) | 1992-06-22 | 1992-06-22 | 頁メモリのアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191679A (ja) * | 1985-02-20 | 1986-08-26 | Daicel Chem Ind Ltd | 環状カルボニル化合物の光学分割方法 |
| US8085427B2 (en) * | 2007-02-06 | 2011-12-27 | Canon Kabushiki Kaisha | Image processing method and apparatus |
-
1992
- 1992-06-22 JP JP16158492A patent/JPH066548A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191679A (ja) * | 1985-02-20 | 1986-08-26 | Daicel Chem Ind Ltd | 環状カルボニル化合物の光学分割方法 |
| US8085427B2 (en) * | 2007-02-06 | 2011-12-27 | Canon Kabushiki Kaisha | Image processing method and apparatus |
| US8325377B2 (en) | 2007-02-06 | 2012-12-04 | Canon Kabushiki Kaisha | Image processing method and apparatus |
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