JPS6095631A - 演算方式 - Google Patents
演算方式Info
- Publication number
- JPS6095631A JPS6095631A JP20380683A JP20380683A JPS6095631A JP S6095631 A JPS6095631 A JP S6095631A JP 20380683 A JP20380683 A JP 20380683A JP 20380683 A JP20380683 A JP 20380683A JP S6095631 A JPS6095631 A JP S6095631A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- adder
- circuit
- signal
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はｍピット加算回路を１個使用してｎビット加算
器として使用される加算器に用いて好適な演算方式に関
する。
器として使用される加算器に用いて好適な演算方式に関
する。
第１図は、ｎビットの加算器をｍビット加算回路３１固
でｋｔａしたときのブロック図を示したものである。（
ｎ−３ｍ）この例において、加算回路１ノにより生じる
桁上り（キャリー）は信号ライン１１１により瞬接する
上位の加算回路１２へ供給され、又、この加η４回路１
２により生じる桁上りは信号線１１２を介して次段の加
算回路１３に供給される。これら桁上げは、各加算回路
１１・１２・１３にて順次演□□□−を必要とし、これ
らが加算器の最大遅延経路となっていた。
でｋｔａしたときのブロック図を示したものである。（
ｎ−３ｍ）この例において、加算回路１ノにより生じる
桁上り（キャリー）は信号ライン１１１により瞬接する
上位の加算回路１２へ供給され、又、この加η４回路１
２により生じる桁上りは信号線１１２を介して次段の加
算回路１３に供給される。これら桁上げは、各加算回路
１１・１２・１３にて順次演□□□−を必要とし、これ
らが加算器の最大遅延経路となっていた。
図において、桁上りか生じない場合の信号線１１１・１
１２の状態は０″となっている。
１２の状態は０″となっている。
信号線１０１・１０２へ供給される数値（加算すべき値
）が、加九回路１ノ・１２によって加算された結果、桁
上りか生じない場合の遅延を考えたとき、初期状態で信
号線１１１・１１２を伝播する信号が”１”となってい
たとすれば、まず、加算回路１２はこの信号線１１ノの
状態が決定してから鼠算全開始することになり、その演
３ｖ！、結果により信号線１１２の状態が“０”となる
。つまり、各加ｈ１路１ノ・１２から桁上げが生じない
一合であっても、ＡｉＪ段に位置する加算回路１１の状
態に従かい各加算回路１２・１３にて桁上げのために順
次演算全必要とする。このため、桁上げの経路が常に最
大遅延経路となっていた。
）が、加九回路１ノ・１２によって加算された結果、桁
上りか生じない場合の遅延を考えたとき、初期状態で信
号線１１１・１１２を伝播する信号が”１”となってい
たとすれば、まず、加算回路１２はこの信号線１１ノの
状態が決定してから鼠算全開始することになり、その演
３ｖ！、結果により信号線１１２の状態が“０”となる
。つまり、各加ｈ１路１ノ・１２から桁上げが生じない
一合であっても、ＡｉＪ段に位置する加算回路１１の状
態に従かい各加算回路１２・１３にて桁上げのために順
次演算全必要とする。このため、桁上げの経路が常に最
大遅延経路となっていた。
ところ、で、桁上げは常に生じるものではなく、加算さ
れる数値の内容により、あらかじめ桁上げが生じないと
判断できる場合もある。桁上げが生じない場合の遅延時
間は、各加算回路１１・１２・１３による動作遅延だけ
で済むはずである。従って、この加算器に入力される数
値の内容が予め予測小米、その結果、桁上げの有無全判
断できる場合は、加算器の処理速度を桁上げの有無によ
り”Ｊ変とすることができるはずである。
れる数値の内容により、あらかじめ桁上げが生じないと
判断できる場合もある。桁上げが生じない場合の遅延時
間は、各加算回路１１・１２・１３による動作遅延だけ
で済むはずである。従って、この加算器に入力される数
値の内容が予め予測小米、その結果、桁上げの有無全判
断できる場合は、加算器の処理速度を桁上げの有無によ
り”Ｊ変とすることができるはずである。
本発明は上記事情に基づいてなされたものであり、桁上
げ伝播を制御することにより、処理速度′？ｒ：司変と
する成算方式を提供することを目的とする。
げ伝播を制御することにより、処理速度′？ｒ：司変と
する成算方式を提供することを目的とする。
本発明は上記目的を実現するため、ｎビット加勢、器を
ｍビット加算回路６個で栴瓜するものにおいて、桁上り
は常に生じるものではなく、加算される数値内容により
判断できる場合もあること全利用して、各加算回路間に
存在する桁上り伝播路にアンドゲートを挿入し、このア
ンドゲートは前段（下位）に位飯する加＞１回路より出
力される桁上り信号と、外部より各アンドゲートに対し
共通に与えられる桁上り有無の判断信号とを入力とし、
この信号（判断信号）Ｋより桁上げ伝播をコントロール
するセ４成としたものである。
ｍビット加算回路６個で栴瓜するものにおいて、桁上り
は常に生じるものではなく、加算される数値内容により
判断できる場合もあること全利用して、各加算回路間に
存在する桁上り伝播路にアンドゲートを挿入し、このア
ンドゲートは前段（下位）に位飯する加＞１回路より出
力される桁上り信号と、外部より各アンドゲートに対し
共通に与えられる桁上り有無の判断信号とを入力とし、
この信号（判断信号）Ｋより桁上げ伝播をコントロール
するセ４成としたものである。
このことにより加算器の処理速度を桁上げの有無により
再認とし、桁上りが無い場合の加）；処理を高速化する
ことができる。
再認とし、桁上りが無い場合の加）；処理を高速化する
ことができる。
以下、第２図を使用して本発明実施例につき詳述する。
８８２図は本発明が実現される加算器を示す実施例であ
る。図において２ノ・２２・２３はｎビットの加算器を
朽戟するｍビット栴成の各加算器回路である。第１図に
示した例との差異は、加算回路２１・２２・２３の間に
アンドゲート２４・２５が挿入されている点にある。ア
ンドゲート２４・２５の一入力端子には外部より信号線
２６を介し桁上り有無の信号が共通に与えられている。
る。図において２ノ・２２・２３はｎビットの加算器を
朽戟するｍビット栴成の各加算器回路である。第１図に
示した例との差異は、加算回路２１・２２・２３の間に
アンドゲート２４・２５が挿入されている点にある。ア
ンドゲート２４・２５の一入力端子には外部より信号線
２６を介し桁上り有無の信号が共通に与えられている。
アンドゲート２４の他方の入力端子には加算回路２１の
桁上り出力が信号ｌＮ１２１’ｌ：介して、又、アンド
ゲート２５の他方の入力端子には加算回路２２の桁上り
出力が信号線１２２を介して供給されている。アンドゲ
ート２４・２５は両入力の論理積金とって次段の加算回
路における桁上り入力端子（ＣＩ）へ供給される。
桁上り出力が信号ｌＮ１２１’ｌ：介して、又、アンド
ゲート２５の他方の入力端子には加算回路２２の桁上り
出力が信号線１２２を介して供給されている。アンドゲ
ート２４・２５は両入力の論理積金とって次段の加算回
路における桁上り入力端子（ＣＩ）へ供給される。
以下、本発明の動作につき詳述する。
まず、信号？ｔＭ１１１・１１２を介し、加算回路２１
・２２・２３に加算すべき数値が入力される。これら数
値内容により、加算回路２ノ・２２で桁上げを生じるか
否かが予め判断（ＣＰＵファームウェア）され、桁上げ
が生じない場合は”０″、桁上げを生じる可能性がある
場合は“１″か信号線２６に対し出力される。桁上げが
生じない場合、信号線２６の状態は０”であるため、ア
ンドゲート２４・２５出力は６０″である。部ち、加算
回路２２の桁上り入力である信号線２４ノの状態は、加
算回路２１の演算結果によることなく、信号線２６の状
１ルが０”となることにより０″に決定される。加賀４
回路２３の桁上り入力である信”ｉｌＭ ２５１も同様
である。
・２２・２３に加算すべき数値が入力される。これら数
値内容により、加算回路２ノ・２２で桁上げを生じるか
否かが予め判断（ＣＰＵファームウェア）され、桁上げ
が生じない場合は”０″、桁上げを生じる可能性がある
場合は“１″か信号線２６に対し出力される。桁上げが
生じない場合、信号線２６の状態は０”であるため、ア
ンドゲート２４・２５出力は６０″である。部ち、加算
回路２２の桁上り入力である信号線２４ノの状態は、加
算回路２１の演算結果によることなく、信号線２６の状
１ルが０”となることにより０″に決定される。加賀４
回路２３の桁上り入力である信”ｉｌＭ ２５１も同様
である。
一方、桁上げを生じる可能性がある場合、信号＆！２６
の状態は６１″となるため、アンドゲート２４（信号線
２４））には、加り０回路２ノの演算結果により決定さ
れる桁上げが伝播する。
の状態は６１″となるため、アンドゲート２４（信号線
２４））には、加り０回路２ノの演算結果により決定さ
れる桁上げが伝播する。
つまり、桁上げの可能性がある場合には、加算回路２ノ
で生じる桁上けが加ν２回路２２へ伝ゴーする。同様に
、加算回路２２の桁上げは、アンドゲート２５、信号＆
１２５１を通じて加算回路２３へ伝播する。同様に、加
算−に８６２２の桁上げは、アンドゲート２５、イー号
に２５１に通じて加算回路２３へ伝播する。
で生じる桁上けが加ν２回路２２へ伝ゴーする。同様に
、加算回路２２の桁上げは、アンドゲート２５、信号＆
１２５１を通じて加算回路２３へ伝播する。同様に、加
算−に８６２２の桁上げは、アンドゲート２５、イー号
に２５１に通じて加算回路２３へ伝播する。
以上説明の如く本発明によれば桁上げのない加算を行な
う場合、信号線２４ノ・２５１の状態は信号線２６を伝
播する信号により固定されてしまう。従って加算器の出
力は、各加算回路の遅延時間のみを考えるだけで良い。
う場合、信号線２４ノ・２５１の状態は信号線２６を伝
播する信号により固定されてしまう。従って加算器の出
力は、各加算回路の遅延時間のみを考えるだけで良い。
これにより、あらかじめ加算回路の桁上げの有無を判断
できる場合には、加算器の処理速度を可変とすることが
出来、桁上げがない場合の処理速度を向上させることが
できる。
できる場合には、加算器の処理速度を可変とすることが
出来、桁上げがない場合の処理速度を向上させることが
できる。
第１図は従来の加算器の構成例を示す図、第２図は本発
明の演算方式が採用される加算器の実施例を示す図であ
る。 ２ノ・２２・２３・・・加算回路、２４・２５・・・ア
ンドゲート。
明の演算方式が採用される加算器の実施例を示す図であ
る。 ２ノ・２２・２３・・・加算回路、２４・２５・・・ア
ンドゲート。
Claims (1)
- ｍビットの加算回路をｊ個使用することにより、ｎビッ
ト加算器として使用する加算回路において、下位加算回
路から得られる桁上り出力を、外部から各加算回路共通
に供給される桁上り有無の判断信号に基づきゲートシ、
順次隣接する上位加算回路へ供給することを４Ｂａとす
る演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20380683A JPS6095631A (ja) | 1983-10-31 | 1983-10-31 | 演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20380683A JPS6095631A (ja) | 1983-10-31 | 1983-10-31 | 演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095631A true JPS6095631A (ja) | 1985-05-29 |
Family
ID=16480033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20380683A Pending JPS6095631A (ja) | 1983-10-31 | 1983-10-31 | 演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047975A (en) * | 1987-11-16 | 1991-09-10 | Intel Corporation | Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode |
-
1983
- 1983-10-31 JP JP20380683A patent/JPS6095631A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047975A (en) * | 1987-11-16 | 1991-09-10 | Intel Corporation | Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode |
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