JPH0371329A - 算術論理演算処理装置の演算制御回路 - Google Patents
算術論理演算処理装置の演算制御回路Info
- Publication number
- JPH0371329A JPH0371329A JP1207003A JP20700389A JPH0371329A JP H0371329 A JPH0371329 A JP H0371329A JP 1207003 A JP1207003 A JP 1207003A JP 20700389 A JP20700389 A JP 20700389A JP H0371329 A JPH0371329 A JP H0371329A
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- Japan
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- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ソースデータおよびディストネーションデータの符号を
処理してハードウェアにより演算制御を行う算術論理演
算処理装置の演算制御回路に関し、算術論理演算処理装
置の演算制御をハードウェア上で実現することで処理ス
ピードをより一層高速化することを目的とし、 符号付のソースデータおよびディストネーションデータ
を演算処理する算術論理演算処理装置の演算制御回路で
あって、前記ソースデータの符号を検出する第１のコー
ドチェック部と、前記ディストネーションデータの符号
を検出する第２のコードチェック部と、該第１および第
２のコードチェック部からめ出力および加算・減算セレ
クト信号に応じて前記算術論理演算処理装置に供給する
内部演算制御信号を規定する内部演算方弐作成部とを具
備するように構成する。
処理してハードウェアにより演算制御を行う算術論理演
算処理装置の演算制御回路に関し、算術論理演算処理装
置の演算制御をハードウェア上で実現することで処理ス
ピードをより一層高速化することを目的とし、 符号付のソースデータおよびディストネーションデータ
を演算処理する算術論理演算処理装置の演算制御回路で
あって、前記ソースデータの符号を検出する第１のコー
ドチェック部と、前記ディストネーションデータの符号
を検出する第２のコードチェック部と、該第１および第
２のコードチェック部からめ出力および加算・減算セレ
クト信号に応じて前記算術論理演算処理装置に供給する
内部演算制御信号を規定する内部演算方弐作成部とを具
備するように構成する。
本発明は、算術論理演算処理装置（Ａ Ｌ Ｕ）の演算
制御回路に関し、特に、ソースデータおよびディストネ
ーションデータの符号を処理してハードウエアにより演
算制御を行う算術論理演算処理装置の演算制御回路に関
する。
制御回路に関し、特に、ソースデータおよびディストネ
ーションデータの符号を処理してハードウエアにより演
算制御を行う算術論理演算処理装置の演算制御回路に関
する。
近年のマイクロコンピュータシステムの高速化の要求に
伴いあらゆる機能をハードウェア上で実現する事が要求
されており、算術論理演算処理装置の演算制御もハード
ウェアにより実行することが要望されている。
伴いあらゆる機能をハードウェア上で実現する事が要求
されており、算術論理演算処理装置の演算制御もハード
ウェアにより実行することが要望されている。
従来、算術論理演算処理装置の演算制御は、マイクロプ
ログラムを使用して、ソースデータおよびディストネー
ションデータの符号をチエツクして絶対値を加算するか
減算するかを決定している。
ログラムを使用して、ソースデータおよびディストネー
ションデータの符号をチエツクして絶対値を加算するか
減算するかを決定している。
上述したように、従来の算術論理演算処理装置の演算制
御は、マイクロプログラムによりソースデータとディス
トネーションデータの符号をチエツクして絶対値を加算
するか減算するかを決定するようになされている。しか
し、このように、マイクロプログラムを使用して算術論
理演算処理装置の演算制御を行っていたのでは、処理ス
ピードが遅くなり、近年の高速化の要求の妨げとなって
いる。
御は、マイクロプログラムによりソースデータとディス
トネーションデータの符号をチエツクして絶対値を加算
するか減算するかを決定するようになされている。しか
し、このように、マイクロプログラムを使用して算術論
理演算処理装置の演算制御を行っていたのでは、処理ス
ピードが遅くなり、近年の高速化の要求の妨げとなって
いる。
本発明は、上述した従来の算術論理演算処理装置の演算
制御技術に鑑み、算術論理演算処理装置の演算制御をハ
ードウェア上で実現することで処理スピードをより一層
高速化することを目的とする。
制御技術に鑑み、算術論理演算処理装置の演算制御をハ
ードウェア上で実現することで処理スピードをより一層
高速化することを目的とする。
第１図は本発明に係る算術論理演算処理装置の演算制御
回路の原理を示すブロツク図である。
回路の原理を示すブロツク図である。
本発明によれば、符号付のソースデータおよびディスト
ネーションデータを演算処理する算術論理演算処理装置
の演算制御回路であって、前記ソースデータの符号を検
出する第１のコードチェック部１と、前記ディストネー
ションデータの符号を検出する第２のコードチェック部
２と、該第１および第２のコードチェック部１．２から
の出力Ｃ０Ｃ２および加算・減算セレクト信号ＣＨＫＡ
Ｓに応じてシーケンサ部４に供給する内部演算制御信号
ＡＳを出力する内部演算方式作成部３とを具備する算術
論理演算処理装置の演算制御回路が提供される。
ネーションデータを演算処理する算術論理演算処理装置
の演算制御回路であって、前記ソースデータの符号を検
出する第１のコードチェック部１と、前記ディストネー
ションデータの符号を検出する第２のコードチェック部
２と、該第１および第２のコードチェック部１．２から
の出力Ｃ０Ｃ２および加算・減算セレクト信号ＣＨＫＡ
Ｓに応じてシーケンサ部４に供給する内部演算制御信号
ＡＳを出力する内部演算方式作成部３とを具備する算術
論理演算処理装置の演算制御回路が提供される。
本発明の算術論理演算処理装置の演算制御回路によれば
、第１のコードチェック部１でソースデータの符号が検
出され、第２のコードチェック部２でディストネーショ
ンデータの符号が検出される。さらに、これら第１およ
び第２のコードチェック部１．２からの出力Ｃｒ 、
Ｃｔは、加算・減算セレクト信号ＣＨＫＡＳと共に内部
演算方式作成部３に供給され、該内部演算方式作成部３
からシーケンサ部４へ内部演算制御信号ＡＳが供給され
る。そして、シーケンサ部４は、内部演算方式作成部３
からの内部演算制御信号ＡＳに従った内部演算を行うこ
とになる。
、第１のコードチェック部１でソースデータの符号が検
出され、第２のコードチェック部２でディストネーショ
ンデータの符号が検出される。さらに、これら第１およ
び第２のコードチェック部１．２からの出力Ｃｒ 、
Ｃｔは、加算・減算セレクト信号ＣＨＫＡＳと共に内部
演算方式作成部３に供給され、該内部演算方式作成部３
からシーケンサ部４へ内部演算制御信号ＡＳが供給され
る。そして、シーケンサ部４は、内部演算方式作成部３
からの内部演算制御信号ＡＳに従った内部演算を行うこ
とになる。
このように、本発明の算術論理演算処理装置は、加算・
減算の決定方、法として、ソースデータとデストネーシ
ョンデータが符号付データの場合、算術論理演算処理装
置の演算処理の１サイクル前に第１および第２のコード
チェック部１，２においてデータの符号をチエツクし、
第１および第２のコードチェック部１．２からの出力Ｃ
，，Ｃ２を内部演算方式作成部３において、ソースデー
タとデストネーションデータの加算・減算セレクト信号
、ＣＨＫＡＳに従って、内部演算制御信号ＡＳが決定さ
れる。内部演算制御信号ＡＳは、シーケンサ部４におい
て実際に算術論理演算処理装置を制御するファンクショ
ン信号に変換される。従って、算術論理演算処理装置は
、１サイクル前にソースデータとデストネーシッンデー
タの符号と加算・減算のセレクト信号とによる各々のデ
ータの絶対値に対する内部演算方式がハードウェアで構
成されることになる。
減算の決定方、法として、ソースデータとデストネーシ
ョンデータが符号付データの場合、算術論理演算処理装
置の演算処理の１サイクル前に第１および第２のコード
チェック部１，２においてデータの符号をチエツクし、
第１および第２のコードチェック部１．２からの出力Ｃ
，，Ｃ２を内部演算方式作成部３において、ソースデー
タとデストネーションデータの加算・減算セレクト信号
、ＣＨＫＡＳに従って、内部演算制御信号ＡＳが決定さ
れる。内部演算制御信号ＡＳは、シーケンサ部４におい
て実際に算術論理演算処理装置を制御するファンクショ
ン信号に変換される。従って、算術論理演算処理装置は
、１サイクル前にソースデータとデストネーシッンデー
タの符号と加算・減算のセレクト信号とによる各々のデ
ータの絶対値に対する内部演算方式がハードウェアで構
成されることになる。
すなわち、本発明の算術論理演算処理装置は、算術論理
演算処理装置の演算制御をハードウェア上で実現するこ
とができ、処理スピードをより一層高速化することがで
きる。
演算処理装置の演算制御をハードウェア上で実現するこ
とができ、処理スピードをより一層高速化することがで
きる。
以下、図面を参照して本発明に係る算術論理演算処理装
置の演算制御回路の一実施例を説明する。
置の演算制御回路の一実施例を説明する。
第２図は本発明の算術論理演算処理装置の演算制御回路
の一実施例を示すブロソク回路図である。
の一実施例を示すブロソク回路図である。
同図に示されるように、ソースデータの符号ビット（例
えば、４ビツト）はデータランチ回路５を介してコード
チェック回路１に供給され、また、ディストネーション
データの符号ビットはデータラッチ回路６を介してコー
ドチェック回路２に供給される。ここで、データラッチ
回路５および６は、ソースデータとディストネーション
データとを同期させるためのものであり、コードチェッ
ク回路１からはソースデータの符号Ｃ７が出力され、コ
ードチェック回路２からはソースデータの符号Ｃ２が出
力Ｃ５と同じタイミングで出力されることになる。
えば、４ビツト）はデータランチ回路５を介してコード
チェック回路１に供給され、また、ディストネーション
データの符号ビットはデータラッチ回路６を介してコー
ドチェック回路２に供給される。ここで、データラッチ
回路５および６は、ソースデータとディストネーション
データとを同期させるためのものであり、コードチェッ
ク回路１からはソースデータの符号Ｃ７が出力され、コ
ードチェック回路２からはソースデータの符号Ｃ２が出
力Ｃ５と同じタイミングで出力されることになる。
コードチェック回路１および２からの出力Ｃ６Ｃ２は、
内部演算方弐作戒回路３に供給され、例えば、外部から
供給される加算・減算セレクト信号ＣＩＩＫＡＳと共に
処理されて、内部演算制御１３号Ａｓが出力ラッチ回路
７に出力される。この内部演算方式作成回路３における
処理は、各種論理回路を組み合わせたハードウェアによ
り行われ、結果として後述する第３図に示すような処理
が行われる。
内部演算方弐作戒回路３に供給され、例えば、外部から
供給される加算・減算セレクト信号ＣＩＩＫＡＳと共に
処理されて、内部演算制御１３号Ａｓが出力ラッチ回路
７に出力される。この内部演算方式作成回路３における
処理は、各種論理回路を組み合わせたハードウェアによ
り行われ、結果として後述する第３図に示すような処理
が行われる。
出力ランチ回路７でラッチされた内部演算制御信号ＡＳ
は、ＡＬＵシーケンサ回路４に供給され、シーケンサ回
路４からは実際に演算を制御するファンクションデータ
ＦＮがＡＬＵ８に供給される。
は、ＡＬＵシーケンサ回路４に供給され、シーケンサ回
路４からは実際に演算を制御するファンクションデータ
ＦＮがＡＬＵ８に供給される。
ＡＬＵ８には、ソースデータの絶対４ｆ１（符号ビット
を除いたデー・夕およびディストネーションデータの絶
対値が供給されており、これらソースデータおよびディ
ストネーションデータの絶対値は、ファンクションデー
タＦＮに応じて演算される。
を除いたデー・夕およびディストネーションデータの絶
対値が供給されており、これらソースデータおよびディ
ストネーションデータの絶対値は、ファンクションデー
タＦＮに応じて演算される。
第３図は第２図の内部演算方弐作戒回路の動作を説明す
るための図である。同図に示されるように、内部演算方
弐作戒回路３における処理は、ソースデータの符号（コ
ードチェック回路１の出力Ｃ３）、ディストネーション
データの符号（コードチェック回路２の出力ＣＺ）およ
び外部から供給される加算・減算セレクト信号ＣＨＫＡ
Ｓに応じて、内部演算方式（ＡＳ）を規定するものであ
る。例えば、ソースデータの符号Ｃ８が正、ディストネ
ーションデータの符号Ｃ２が正、そして、加算・減算セ
レクト信号Ｃ１１ＲＡ Ｓが加算ならば、内部演算方式
ＡＳば加算となり、Ａ Ｌ Ｕシーケンサ４を介して、
ＡＬ、 Ｕにソースデータの絶対値とディストネーショ
ンデータの絶対値を加算させるようなファンクシゴンデ
ータＦＮが供給される。すなわち、ソースデータの符号
ＣＩが正、ディストネーションデータの符号Ｃ２が正、
そして、加算・減算セレクト信号ＣＨＫＡＳが加算なら
ば、ソースデータの絶対値とディストネーションデータ
の絶対値が加算される。
るための図である。同図に示されるように、内部演算方
弐作戒回路３における処理は、ソースデータの符号（コ
ードチェック回路１の出力Ｃ３）、ディストネーション
データの符号（コードチェック回路２の出力ＣＺ）およ
び外部から供給される加算・減算セレクト信号ＣＨＫＡ
Ｓに応じて、内部演算方式（ＡＳ）を規定するものであ
る。例えば、ソースデータの符号Ｃ８が正、ディストネ
ーションデータの符号Ｃ２が正、そして、加算・減算セ
レクト信号Ｃ１１ＲＡ Ｓが加算ならば、内部演算方式
ＡＳば加算となり、Ａ Ｌ Ｕシーケンサ４を介して、
ＡＬ、 Ｕにソースデータの絶対値とディストネーショ
ンデータの絶対値を加算させるようなファンクシゴンデ
ータＦＮが供給される。すなわち、ソースデータの符号
ＣＩが正、ディストネーションデータの符号Ｃ２が正、
そして、加算・減算セレクト信号ＣＨＫＡＳが加算なら
ば、ソースデータの絶対値とディストネーションデータ
の絶対値が加算される。
また、ソースデータの符号Ｃ９が正、ディストネーショ
ンデータの符号Ｃｔが負、そして、加算・減算セレクト
信号ＣＨＲＡＳが減算ならば、内部演算方式ＡＳは加算
となり、ソースデータの絶対値とディストネーションデ
ータの絶対値が加算される。
ンデータの符号Ｃｔが負、そして、加算・減算セレクト
信号ＣＨＲＡＳが減算ならば、内部演算方式ＡＳは加算
となり、ソースデータの絶対値とディストネーションデ
ータの絶対値が加算される。
さらに、例えば、ソースデータの符号Ｃ４が負。
ディストネーションデータの符号ＣＴ：が負、そして、
加算・減算セレクト信号ＣＨＲＡＳが加算ならば、内部
演算方式ＡＳは加算となり、ソースデータの絶対値とデ
ィストネーションデータの絶対値が加算される。また、
ソースデータの符号ＣＩが負、ディストネーションデー
タの符号Ｃ２が正、そして、加算・減算セレクト信ｑＣ
Ｉｔ ＲＡ Ｓが減算ならば、内部演算方式ＡＳは加算
となり、ソースデータの絶対値とディストネーションデ
ータの絶対値が加算される。これらの場合には、図示し
ない他の回路により加算された絶対値に対して負の符号
が付加されて符号付の演算結果が出力されることになる
。
加算・減算セレクト信号ＣＨＲＡＳが加算ならば、内部
演算方式ＡＳは加算となり、ソースデータの絶対値とデ
ィストネーションデータの絶対値が加算される。また、
ソースデータの符号ＣＩが負、ディストネーションデー
タの符号Ｃ２が正、そして、加算・減算セレクト信ｑＣ
Ｉｔ ＲＡ Ｓが減算ならば、内部演算方式ＡＳは加算
となり、ソースデータの絶対値とディストネーションデ
ータの絶対値が加算される。これらの場合には、図示し
ない他の回路により加算された絶対値に対して負の符号
が付加されて符号付の演算結果が出力されることになる
。
上述したように、本実施例の算術論理演算処理装置の演
算制御回路は、ソースデータとディストネーションデー
タの符号をコードチェック回路で検出し、これらのソー
スデータおよびディストネーションデータの符号を示ず
信号Ｃ１Ｃ２および加算・減算セレクト信号Ｃｉ（Ｋ
Ａ Ｓを受けた内部演算方式作成回路において、ソース
データとディス［・ネーションデータの絶対値を加算す
るか減算するかがハードウェア的に規定される。これに
より、算術論理演算処理装置の演算制御処理速度をより
一層高速化することができる。これはマイクロコンピュ
ータシステムの性能向上に寄与するところが大である。
算制御回路は、ソースデータとディストネーションデー
タの符号をコードチェック回路で検出し、これらのソー
スデータおよびディストネーションデータの符号を示ず
信号Ｃ１Ｃ２および加算・減算セレクト信号Ｃｉ（Ｋ
Ａ Ｓを受けた内部演算方式作成回路において、ソース
データとディス［・ネーションデータの絶対値を加算す
るか減算するかがハードウェア的に規定される。これに
より、算術論理演算処理装置の演算制御処理速度をより
一層高速化することができる。これはマイクロコンピュ
ータシステムの性能向上に寄与するところが大である。
以上、詳述したように、本発明の算術論理演算処理装置
の演算制御回路は、ソースデータとディストネーション
データの符号をチエツクし、各々のデータの絶対値を加
算するか減算するかの判定をハードウェアで実現するこ
とによって、算術論理演算処理装置の演算制御処理速度
をより一層高速化することができる。
の演算制御回路は、ソースデータとディストネーション
データの符号をチエツクし、各々のデータの絶対値を加
算するか減算するかの判定をハードウェアで実現するこ
とによって、算術論理演算処理装置の演算制御処理速度
をより一層高速化することができる。
第１図は本発明に係る算術論理演算処理装置の演算制御
回路の原理を示すブロック図、第２図は本発明の算術論
理演算処理装置の演算制御回路の一実施例を示すブロッ
ク回路図、第３図は第２図の内部演算方弐作戒回路の動
作を説明するための図である。 （符号の説明〉 １・・・第１のコードチェック部、 ２・・・第２のコードチェック部、 ３・・・内部演算方弐作威部、 ４・・・シーケンサ部（ＡＬυシーケンサ回路）、５．
６・・・データランチ回路、 ７・・・出力ラッチ回路、 ８・・・算術論理演算処理装置（ＡＬＵ）。
回路の原理を示すブロック図、第２図は本発明の算術論
理演算処理装置の演算制御回路の一実施例を示すブロッ
ク回路図、第３図は第２図の内部演算方弐作戒回路の動
作を説明するための図である。 （符号の説明〉 １・・・第１のコードチェック部、 ２・・・第２のコードチェック部、 ３・・・内部演算方弐作威部、 ４・・・シーケンサ部（ＡＬυシーケンサ回路）、５．
６・・・データランチ回路、 ７・・・出力ラッチ回路、 ８・・・算術論理演算処理装置（ＡＬＵ）。
Claims (1)
- 【特許請求の範囲】 １、符号付のソースデータおよびディストネーションデ
ータを演算処理する算術論理演算処理装置の演算制御回
路であって、 前記ソースデータの符号を検出する第１のコードチェッ
ク部（１）と、 前記ディストネーションデータの符号を検出する第２の
コードチェック部（２）と、 該第１および第２のコードチェック部からの出力（Ｃ＿
１、Ｃ＿２）および加算・減算セレクト信号（ＣＨＫＡ
Ｓ）に応じてシーケンサ部（４）に供給する内部演算制
御信号（ＡＳ）を出力する内部演算方式作成部（３）と
を具備する算術論理演算処理装置の演算制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207003A JPH0371329A (ja) | 1989-08-11 | 1989-08-11 | 算術論理演算処理装置の演算制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207003A JPH0371329A (ja) | 1989-08-11 | 1989-08-11 | 算術論理演算処理装置の演算制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371329A true JPH0371329A (ja) | 1991-03-27 |
Family
ID=16532585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207003A Pending JPH0371329A (ja) | 1989-08-11 | 1989-08-11 | 算術論理演算処理装置の演算制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371329A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432726A (en) * | 1993-06-01 | 1995-07-11 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit for quantization/inverse quantigation |
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| US6824045B2 (en) | 2000-04-20 | 2004-11-30 | Canon Kabushiki Kaisha | Method and system for using multiple smartcards in a reader |
| US6877655B1 (en) | 1999-08-04 | 2005-04-12 | Canon Kabushiki Kaisha | Providing services utilizing a smart card |
| US7165714B2 (en) | 2000-09-01 | 2007-01-23 | Canon Kabushiki Kaisha | Networked business system |
| JP2007018279A (ja) * | 2005-07-07 | 2007-01-25 | Quixun Co Ltd | 囲い込み型ウェブシステム |
| US7236978B2 (en) | 2001-12-20 | 2007-06-26 | Canon Information Systems Research Australia Pty Ltd | Configurable input buffer |
| US7802728B2 (en) | 2001-12-20 | 2010-09-28 | Canon Information Systems Research Australia Pty Ltd | Microprocessor card defining a custom user interface |
| US8027385B2 (en) | 2000-12-18 | 2011-09-27 | Canon Kabushiki Kaisha | Efficient video coding |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930143A (ja) * | 1982-08-11 | 1984-02-17 | Hitachi Ltd | 演算処理方式 |
-
1989
- 1989-08-11 JP JP1207003A patent/JPH0371329A/ja active Pending
Patent Citations (1)
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