JPS6095794A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6095794A JPS6095794A JP58200935A JP20093583A JPS6095794A JP S6095794 A JPS6095794 A JP S6095794A JP 58200935 A JP58200935 A JP 58200935A JP 20093583 A JP20093583 A JP 20093583A JP S6095794 A JPS6095794 A JP S6095794A
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- Japan
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- memory
- word line
- memory element
- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特にメモリの情報を読
み出すに新規な電圧印加法を用いるものに関する。
み出すに新規な電圧印加法を用いるものに関する。
従来メモリを搭載する集積回路において、メモリの内容
を読出す場合、選択されたワード線（読出したいメモリ
セルが属するワード線）に電圧を印加し、非選択のワー
ド線には電圧を印加しない方式がとられてきた。そして
、この場合、メモリセルには、少なくとも１個以上のエ
ンハンスメント型トランジスタが含まれており、非選択
メモリセルには電流が流れないようになされていた。こ
のような従来例を第１図〜第４図に示した。第１図は、
１トランジスタ＋１キヤパシタ型のダイナミックＲＡＭ
のメモリセルでＴＩのＶ ｔ ｈはＶｔｈ、＞０である
。第２図は、高抵抗多結晶シリコンを負荷とするスタテ
ィックＲＡＭのメモリセルでＴ２〜ＴＩｌのＶｔｈは同
じ（Ｖｔｈ 〉Ｏである。第３図はＥ Ｐ ＲＯＭのメ
モリセル（この場合ＦＡＭＯ８と呼ばれるメモリ素子そ
のものがエンノ・ンスメント型トランジスタ）で、すな
わちＴ６のＶｔｈはＶ ｔｈ ） ０である。第４図は
、２素子／ビツト型のＥＥＰＲＯＭメモリ素子Ｔ７のＶ
ｔｂは正〜負であり、Ｔ ｓ （’） Ｖ ｔｈはＶ
ｔ ｈ ＞ Ｏテロ ル。
を読出す場合、選択されたワード線（読出したいメモリ
セルが属するワード線）に電圧を印加し、非選択のワー
ド線には電圧を印加しない方式がとられてきた。そして
、この場合、メモリセルには、少なくとも１個以上のエ
ンハンスメント型トランジスタが含まれており、非選択
メモリセルには電流が流れないようになされていた。こ
のような従来例を第１図〜第４図に示した。第１図は、
１トランジスタ＋１キヤパシタ型のダイナミックＲＡＭ
のメモリセルでＴＩのＶ ｔ ｈはＶｔｈ、＞０である
。第２図は、高抵抗多結晶シリコンを負荷とするスタテ
ィックＲＡＭのメモリセルでＴ２〜ＴＩｌのＶｔｈは同
じ（Ｖｔｈ 〉Ｏである。第３図はＥ Ｐ ＲＯＭのメ
モリセル（この場合ＦＡＭＯ８と呼ばれるメモリ素子そ
のものがエンノ・ンスメント型トランジスタ）で、すな
わちＴ６のＶｔｈはＶ ｔｈ ） ０である。第４図は
、２素子／ビツト型のＥＥＰＲＯＭメモリ素子Ｔ７のＶ
ｔｂは正〜負であり、Ｔ ｓ （’） Ｖ ｔｈはＶ
ｔ ｈ ＞ Ｏテロ ル。
さて、これらの従来型メモリセルでは、非選択メモリセ
ルに電流が流れないようにするために必ずエンハンスメ
ント型のトランジスタを用いる必要があった。このため
に素子数の低減などが困難であった。例えば、第４図に
示した２素子／ビツト型のメモリセルを第５図に示す工
うな１素子／ビツト型のメモリセルにする場合、メモリ
素子はしきい電圧が正〜負の値をとるため、非選択でも
メモリセルを通してリーク電流が流れる場合が生じる。
ルに電流が流れないようにするために必ずエンハンスメ
ント型のトランジスタを用いる必要があった。このため
に素子数の低減などが困難であった。例えば、第４図に
示した２素子／ビツト型のメモリセルを第５図に示す工
うな１素子／ビツト型のメモリセルにする場合、メモリ
素子はしきい電圧が正〜負の値をとるため、非選択でも
メモリセルを通してリーク電流が流れる場合が生じる。
つまり非選択ワード線を０電位にし、選択ワード線に電
圧を印加してメモリセルの情報を読出す従来の方法では
正負のしきい電圧をもつメモリ素子を用いた１素子／ビ
ツト型のメモリセルは実現困難である。
圧を印加してメモリセルの情報を読出す従来の方法では
正負のしきい電圧をもつメモリ素子を用いた１素子／ビ
ツト型のメモリセルは実現困難である。
本発明の目的は、このような従来技術の欠点をなくシ、
エンハンスメント型のトランジスタを必要としないメモ
リセルを提供するものであり、また、このようなメモリ
セルの情報を読出す方法を提供するものである。
エンハンスメント型のトランジスタを必要としないメモ
リセルを提供するものであり、また、このようなメモリ
セルの情報を読出す方法を提供するものである。
本発明は、従来の乗積回路において、常識化されていた
、″選択されたメモリセルに電圧を印加し、非選択のメ
モリセル（正確には非選択のワード線）には電圧を印加
しないパという観念を打破したところにある。すなわち
、本発明の第１の特徴は、非選択ワード線に電圧を印加
する点にある。
、″選択されたメモリセルに電圧を印加し、非選択のメ
モリセル（正確には非選択のワード線）には電圧を印加
しないパという観念を打破したところにある。すなわち
、本発明の第１の特徴は、非選択ワード線に電圧を印加
する点にある。
第６図に、先に示［７た１巣子／ビツト型のＥＥＰＲＯ
Ｍ用メモリセ層メモリセルモリアレイの構成を示す。こ
こで、選択されたワード線Ｗ１は、例えば、ＯＶに保っ
た！！ま、非選択のワード線Ｗ２には、−３Ｖを印加し
た。ここでメモリ素子は、第７図に示すようにしきい１
圧ＶｃｂＭが一３Ｖ＜Ｖ＊ｂＭ＜３Ｖの間で変化するも
のとした。これにより、非選択部のメモリ素子に影響さ
れることなく選択したメモリ素子の状態を検知できる。
Ｍ用メモリセ層メモリセルモリアレイの構成を示す。こ
こで、選択されたワード線Ｗ１は、例えば、ＯＶに保っ
た！！ま、非選択のワード線Ｗ２には、−３Ｖを印加し
た。ここでメモリ素子は、第７図に示すようにしきい１
圧ＶｃｂＭが一３Ｖ＜Ｖ＊ｂＭ＜３Ｖの間で変化するも
のとした。これにより、非選択部のメモリ素子に影響さ
れることなく選択したメモリ素子の状態を検知できる。
本発明の第２の特徴は、少なくとも読出し時にメモリセ
ルの基板に電圧（Ｖ−ｂ）を印加する点にある。
ルの基板に電圧（Ｖ−ｂ）を印加する点にある。
この第１の特徴と第２の特徴を同時に兼ね備えるとさら
に高性能のメモリとして用いることができる。つまシ、
非選択ワード線に属するメモリ素子のゲートと基板に同
極性の電圧を印加することによシ、ゲート絶縁膜にはで
きるだけ電圧を印加しないで非選択のメモリ素子のチャ
ネルを消滅さぜることがでさる。列えば第１Ｏ図に示す
ＭＮＯ８祷造のメモリ素子を用いた場合、抗出しのたび
にゲートに負（−３Ｖ）の電圧を印ｍすると各部のボア
／シャシは第８図に示すようＶこなり、記憶の保持が誼
かくなり、／１ζ都台でりるが、同時に基板にも同程度
の電圧を印加すると、谷部のボナンソヤルは第９図に示
すようになりこの問題が軽減さ！しる。
に高性能のメモリとして用いることができる。つまシ、
非選択ワード線に属するメモリ素子のゲートと基板に同
極性の電圧を印加することによシ、ゲート絶縁膜にはで
きるだけ電圧を印加しないで非選択のメモリ素子のチャ
ネルを消滅さぜることがでさる。列えば第１Ｏ図に示す
ＭＮＯ８祷造のメモリ素子を用いた場合、抗出しのたび
にゲートに負（−３Ｖ）の電圧を印ｍすると各部のボア
／シャシは第８図に示すようＶこなり、記憶の保持が誼
かくなり、／１ζ都台でりるが、同時に基板にも同程度
の電圧を印加すると、谷部のボナンソヤルは第９図に示
すようになりこの問題が軽減さ！しる。
〔兇曲の叉〃１！ｊ例〕
以下不ツし明の一実施例を第１１図および第１２図によ
り説明する。
り説明する。
しきい電圧が一３Ｖ〜３■の間で変化ｒるｎｆヤ不ル型
のメモリ素子を用いた１素子／ビツト型のメモリ・セル
によりメモリアレイをＵ＝した。第１１図には、このう
ちの４つのメモリセル紫示した。メモリ素子ｔｖｉｔ
１． ｉ’Ｊ１２． Ｍ２１． ＩＶ２２のゲートはワ
ード＠！Ｗｌ、Ｗ２に接続され、Ｗｌ。
のメモリ素子を用いた１素子／ビツト型のメモリ・セル
によりメモリアレイをＵ＝した。第１１図には、このう
ちの４つのメモリセル紫示した。メモリ素子ｔｖｉｔ
１． ｉ’Ｊ１２． Ｍ２１． ＩＶ２２のゲートはワ
ード＠！Ｗｌ、Ｗ２に接続され、Ｗｌ。
Ｗ２はスイッチｌＯおよびＸデコーダ１２に接続さルる
。各メモリ素子のソースはビット線Ｂｌ。
。各メモリ素子のソースはビット線Ｂｌ。
Ｂ２を通してスイッチ１４に接続される。各メモリ系子
のドレインはＹデコーダ１６の出力によりＩＩＩＩＪ御
きれるスイッチを介してｗ′し出し時は入出力回路１８
中のセンスアンプへ、ノログラム／消去時は、人カバソ
ファに接続さする。メモリアレイが配置されている基板
はＰｌ！１で必要に応じて分離する。グリえばバイト旧
去全提供する（転）賞には、１つのフード線方同ＶＣは
１バイトのメモリセルが入るように分離する。したがっ
て、１つのウェル内Ｖこぐより−ド純の数と同じ数たけ
のバイト数のメモリセルが配置きれることになる。ここ
では、１つの基板のみを示した。この基板はＳｌを通し
てスイッチ２０に接続される。
のドレインはＹデコーダ１６の出力によりＩＩＩＩＪ御
きれるスイッチを介してｗ′し出し時は入出力回路１８
中のセンスアンプへ、ノログラム／消去時は、人カバソ
ファに接続さする。メモリアレイが配置されている基板
はＰｌ！１で必要に応じて分離する。グリえばバイト旧
去全提供する（転）賞には、１つのフード線方同ＶＣは
１バイトのメモリセルが入るように分離する。したがっ
て、１つのウェル内Ｖこぐより−ド純の数と同じ数たけ
のバイト数のメモリセルが配置きれることになる。ここ
では、１つの基板のみを示した。この基板はＳｌを通し
てスイッチ２０に接続される。
第１２図に動作信号を示した。メモリ素子Ｍｌｌあるい
はＭ１２を読み出す場合は、このメモリ素子のゲートが
接続されたワード線Ｗ１はＯｖとし、他のワード線Ｗ２
は一３■とする。Ｂｌ、１３２は０■とし、Ｓｌは一３
ｖとする。メモリ素子Ｍ２１あるいはＩＶ２２を読み出
したい場合は、Ｗ２をＯＶとし、Ｗｌを一３ｖとする。
はＭ１２を読み出す場合は、このメモリ素子のゲートが
接続されたワード線Ｗ１はＯｖとし、他のワード線Ｗ２
は一３■とする。Ｂｌ、１３２は０■とし、Ｓｌは一３
ｖとする。メモリ素子Ｍ２１あるいはＩＶ２２を読み出
したい場合は、Ｗ２をＯＶとし、Ｗｌを一３ｖとする。
以上のようにして読み出すことにより、メモリ素子のゲ
ート−チャ坏ル間に必要以上の電圧を印加することなく
、かつ、非選択ワード線に践するメモ’Ｊ Ｘ子に影響
されること７１＜、ｉ４子／ビットで４成されたメモリ
素子の情報を読み出すことができる。
ート−チャ坏ル間に必要以上の電圧を印加することなく
、かつ、非選択ワード線に践するメモ’Ｊ Ｘ子に影響
されること７１＜、ｉ４子／ビットで４成されたメモリ
素子の情報を読み出すことができる。
このような読み出し信号を印加する場合、読出し時の高
速性を維持するためには、非続出し時にワードｔｉｊｋ
３Ｖ、基板を一３■に保っておいた方がよい。したが
って、プログラムも同図に示したように、基板および非
選択ワード奪を一３Ｖに保ったまま選択ワード線にプロ
グラム電圧Ｖｐを印加する方式ケとった。ただし、当然
のことながら、非選択ワード線、基板を０■として、選
択ワード線にＶｐを印加する方法も可能である。また、
消去はここでは、選択ワード線をＯｖ、非選択ワード緋
、および基板をＶｐ とした。
速性を維持するためには、非続出し時にワードｔｉｊｋ
３Ｖ、基板を一３■に保っておいた方がよい。したが
って、プログラムも同図に示したように、基板および非
選択ワード奪を一３Ｖに保ったまま選択ワード線にプロ
グラム電圧Ｖｐを印加する方式ケとった。ただし、当然
のことながら、非選択ワード線、基板を０■として、選
択ワード線にＶｐを印加する方法も可能である。また、
消去はここでは、選択ワード線をＯｖ、非選択ワード緋
、および基板をＶｐ とした。
以上から分るように、スイッチ（１）はＯＶ、−３Ｖ、
Ｖｐを切換えるための回路であり、スイッチ（２）はＯ
Ｖ、Ｖｐを切換える回路、スイッチ３は一３Ｖ、Ｖｐを
切換える回路である。
Ｖｐを切換えるための回路であり、スイッチ（２）はＯ
Ｖ、Ｖｐを切換える回路、スイッチ３は一３Ｖ、Ｖｐを
切換える回路である。
１１１（７）プログラム／消去時の電圧印加には他にも
多くの方法があり、ここで記載した方法に制限されるも
のではない。
多くの方法があり、ここで記載した方法に制限されるも
のではない。
次に第二の夾ｈＩ！を列を第１３図により説明する。
これは、第１図で示した１トランジスタ＋１キヤバイト
型のクイナミツク几ＡＩＶｌのスイッチングトランジス
タＴ １の代りにメモリトランジスタＭ３１゜１４３２
を用いて、゛不揮発性ダイナミックＲＡＭとしたもので
、その２ピント分のメモリセルを示した。ここｒＭ３１
．Ｍ３２（１）しきい値Ｖｔｈは一３Ｖ （Ｖ ｔｈ
（３Ｖ−Ｃある。ここでもＭ３１に蓄えられた１１！報
を０３１に４多して、読み出す場合、Ｗ３１を（ＩＶ、
Ｗ３２を一３ｖとした。
型のクイナミツク几ＡＩＶｌのスイッチングトランジス
タＴ １の代りにメモリトランジスタＭ３１゜１４３２
を用いて、゛不揮発性ダイナミックＲＡＭとしたもので
、その２ピント分のメモリセルを示した。ここｒＭ３１
．Ｍ３２（１）しきい値Ｖｔｈは一３Ｖ （Ｖ ｔｈ
（３Ｖ−Ｃある。ここでもＭ３１に蓄えられた１１！報
を０３１に４多して、読み出す場合、Ｗ３１を（ＩＶ、
Ｗ３２を一３ｖとした。
以上、ここでは二つの実施例を示したが、従来２票子あ
るいは３索子で構成されていた不揮発性メモリ素子の部
分を１−Ａ子で１度き換え、ここで示したように非選択
部に電圧を印加する方法によシ読み出すことによシ累子
数を少なくできる。また、ここでは示さなｉＪ”つたが
、単に従来、しきい電圧が正のトランジスタが用いられ
ていたところ（例えば’ｌ’ｌ）を負のしきい電圧のト
ランジスタに負き侠えることも可能でめる。
るいは３索子で構成されていた不揮発性メモリ素子の部
分を１−Ａ子で１度き換え、ここで示したように非選択
部に電圧を印加する方法によシ読み出すことによシ累子
数を少なくできる。また、ここでは示さなｉＪ”つたが
、単に従来、しきい電圧が正のトランジスタが用いられ
ていたところ（例えば’ｌ’ｌ）を負のしきい電圧のト
ランジスタに負き侠えることも可能でめる。
以上の大力ｌ！Ｉタリの中で用いた具体的電圧値は当然
のことながら、これに限定されるものではなく、物性に
応じて好ましい値に決めることがでへる。
のことながら、これに限定されるものではなく、物性に
応じて好ましい値に決めることがでへる。
壕だ、ｎチャネル素子を用いて説明したが、ｐチャネル
水子にも適用できることも当然である。
水子にも適用できることも当然である。
不発明によれば、貝のしきい幅圧を有するｂａＵ８（正
確にはディプレーション型のへ４（ＪＳ）を大賀的に正
のしきい電圧をＭするＭＯＳ（正確Ｋｉｄエンノ・ンス
メント型のＭＯＳ）として動作させることができ、メモ
リセル水子数の低減がｐ］能となる。また、本発明によ
れば、メモリ素子のゲートと基板に同符号の電圧を印加
するので信頼性の高いメモリ動作が実現できる。また本
ツ」５．明によればほぼしきい電圧以上の電圧がメモＩ
Ｊ Ａ子のゲート絶縁膜に印加されないため、信頼性の
高いメモリ素子を実現することができる。
確にはディプレーション型のへ４（ＪＳ）を大賀的に正
のしきい電圧をＭするＭＯＳ（正確Ｋｉｄエンノ・ンス
メント型のＭＯＳ）として動作させることができ、メモ
リセル水子数の低減がｐ］能となる。また、本発明によ
れば、メモリ素子のゲートと基板に同符号の電圧を印加
するので信頼性の高いメモリ動作が実現できる。また本
ツ」５．明によればほぼしきい電圧以上の電圧がメモＩ
Ｊ Ａ子のゲート絶縁膜に印加されないため、信頼性の
高いメモリ素子を実現することができる。
第１図〜第４図は従来のメモリのメモリセルを示す回路
図、第５図及び第６図は不発明に用いるメモリセルある
いはメモリアレイを示す回路図、第７図は本発明を説明
するためのメモリ系子のＶＩｎ Ｖａ％性を示す図、第
８．９図はメモリ系子（Ｍｉ４Ｏ８）のゲートル基板内
に至る各部のポテンシャルを示す略図、第１Ｏ図はその
メモリ素子の断面図、第１１図は本発明の実施レリのメ
モリアレイおよびその周辺回路を示すブロック図、第１
２図は第１１図の動作を示すタイミング図、第１３図は
不発明の池の実施り１］のメモリセルを示す回路図であ
る。 Ｍｌｌ、Ｍ１２．Ｍ２１．Ｍ２２・・・メモリトランジ
スタ、Ｗｌ、Ｗ２・・・ワード線、１２・・・Ｘデコー
ダ、１６・・・Ｙデコーダ、１０，１４．２０・・・ス
イッチ。 第 １ 図 第 Ｚ 図 第３図 篤 ／ｉ （２） 第 ５ 霞 嘉乙図 ＤＩ ０２ 昭 ７ 図 一３Ｖ ０ ３Ｖ ｔｘＣｖ３ ￥Ｊ３図 岩 ｑ 図 ↑２−″ ５１表面 第１θ図 Ｚ １１ 図 篤ＬＺ図 篤 １３ 図
図、第５図及び第６図は不発明に用いるメモリセルある
いはメモリアレイを示す回路図、第７図は本発明を説明
するためのメモリ系子のＶＩｎ Ｖａ％性を示す図、第
８．９図はメモリ系子（Ｍｉ４Ｏ８）のゲートル基板内
に至る各部のポテンシャルを示す略図、第１Ｏ図はその
メモリ素子の断面図、第１１図は本発明の実施レリのメ
モリアレイおよびその周辺回路を示すブロック図、第１
２図は第１１図の動作を示すタイミング図、第１３図は
不発明の池の実施り１］のメモリセルを示す回路図であ
る。 Ｍｌｌ、Ｍ１２．Ｍ２１．Ｍ２２・・・メモリトランジ
スタ、Ｗｌ、Ｗ２・・・ワード線、１２・・・Ｘデコー
ダ、１６・・・Ｙデコーダ、１０，１４．２０・・・ス
イッチ。 第 １ 図 第 Ｚ 図 第３図 篤 ／ｉ （２） 第 ５ 霞 嘉乙図 ＤＩ ０２ 昭 ７ 図 一３Ｖ ０ ３Ｖ ｔｘＣｖ３ ￥Ｊ３図 岩 ｑ 図 ↑２−″ ５１表面 第１θ図 Ｚ １１ 図 篤ＬＺ図 篤 １３ 図
Claims (1)
- 【特許請求の範囲】 １、メモリアレイおよび周辺回路を有する集積回路にお
いて、メモリセルを選択するためのワード線およびビッ
ト線を有し、かつ、メモリセルの情報読出し時に、非選
択のワード線に電圧を、印加するごとく構成されたこと
を特命とする半導体集積回路。 ２、メモリアレイおよび周辺回路を有する集積回路にお
いて、メモリセルの情報読出し時に、メモリセルが配置
された基板に電圧が印加されるごとく構成されたことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200935A JPS6095794A (ja) | 1983-10-28 | 1983-10-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200935A JPS6095794A (ja) | 1983-10-28 | 1983-10-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095794A true JPS6095794A (ja) | 1985-05-29 |
| JPH0581999B2 JPH0581999B2 (ja) | 1993-11-17 |
Family
ID=16432736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200935A Granted JPS6095794A (ja) | 1983-10-28 | 1983-10-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095794A (ja) |
Cited By (7)
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|---|---|---|---|---|
| JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS62177796A (ja) * | 1985-10-15 | 1987-08-04 | テキサス インスツルメンツ インコ−ポレイテツド | バイアス回路とバイアス方法 |
| US5644533A (en) * | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| JP2006155765A (ja) * | 2004-11-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路 |
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| JPS53148256A (en) * | 1977-05-30 | 1978-12-23 | Nec Corp | Nonvolatile semiconductor memory device |
-
1983
- 1983-10-28 JP JP58200935A patent/JPS6095794A/ja active Granted
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| US9343166B2 (en) | 2012-06-29 | 2016-05-17 | Floadia Corporation | Non-volatile semiconductor storage device |
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| Publication number | Publication date |
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| JPH0581999B2 (ja) | 1993-11-17 |
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