JPS6096017A

JPS6096017A - トランスバ−サルフイルタ

Info

Publication number: JPS6096017A
Application number: JP20255183A
Authority: JP
Inventors: Shigenobu Minami; 重信南
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-10-31
Filing date: 1983-10-31
Publication date: 1985-05-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、エコー・キャンセラーやイコライザーの基本
的構成要素であるトランス・バーサル・フィルタに関す
る。

〔発明の技術的背景）一般に、トランスバーサルフィルタをディジタルフィル
タで実現するには、アナログ値の入力信号ｘ　（ｔ）を
、周期Ｔなるサンプリング周波数でサンプルした信号ｘ
（ｎＴ）（ｎ＝ｏ＋＋＋２＋　、、、　）を入力し、（
１）式に従って出力信号ｙ　（ｎＴ）を出力する。

ｙ（ｎＴ）　＝Σに／　ｘ（（ｎ−／＋１）　’ｒ）　
・（１）−１この関係をハード・ウェアで実現すると第１図に示す構
成となる事は良く知られてそる。

第１図において、シフトレジスタ１０１は、信号ｘ（ｎ
Ｔ）を１サンプ／（Ｔ時間分）遅延するシフトレジスタ
で、タップ数分Ｎ段縦続に接続されている。そして、１
番目（／＝１１２．・・・Ｎ）のシフトレジスタの出力
ｘ（（ｎ−１＋１　）　Ｔ　）は、乗算器１０２に入力
し、この乗算器の他の入力であるタップ係数でｋＩ！と
乗算され、ｘ（（ｎ−／＋１）Ｔ）−ｋｇが算出される
。

この様に、各段の乗算器で算出された値は、加算器１０
３で総和され、ｙ（ｎＴ）が算出される。この演算が１
サンプル、１時間以内で終了する事により、ｘ（ｎＴ）
が入力するたびに、対応する出力ｙ（ｎＴ）が得られる
。

〔背景技術の問題点〕

第１図の構成で容易にトランスバーサルフィルタが得ら
れるが、この構成ではタップ数Ｎ個分乗算器が必要とな
る。今、入力信号ｘ　（ｔ）を音声信号と考え、ｘ　（
ｎＴ）のデータ語長を１２ｂｉｔとし、係数語長ｋＡを
１２ｂｉｔとすると、乗算器１０２は１２ｂｉ　ｔｘ１
２ｂｉｔの乗算が必要となる。この様な乗算器を比較的
少ないハード・ウェア量として知ら″れているシリアル
・パラレル乗算器で実現すると一乗算器当り、約３００
ゲート程度必要となり、例えばＮ　＝　２５６タソツと
すると、第１図の構成では乗算部だけで７６８００ゲー
ト必要となるため、ハード・ウェア量が膨大となりＬＳ
Ｉ化は明らかに困難である。また、この直列乗算器は１
２ｂｉｔ　Ｘ　１２ｂｉｔの一乗算に対して約３μ５ｅ
ｃ（乗算器のクロック周波数を８ＭＨｚと仮定する。）
であり、第１図の構成では全乗算器が同時に演算を行う
ため、３μｓｅｃで必要な乗算は終了してしまう。一方
、サンプル周期は１２５μｓｅｃであるため、残り１２
２μｓｅｃが他の処理すなわち、加算に用いられる訳で
あるが、加算時間としては多すぎるので、無駄な時間が
生じる。

このため、１サンプル内で、１つの乗算器を時分割で多
量に用いて、ハード・ウェア・リソースを有効に用いる
構成して、第２図の構成が考えられる。この構成では、
Ｎ−ＬＮ’（Ｌ、Ｎ’は整数）なるＮタップを、Ｌ個に
分割して、このＬタップ毎に１個の乗算器と、乗算結果
を累積加算するアキュムレータおよび、部分和の加算を
行う加算器とで１つのユニットを構成し、この同一構成
のユニットを縦続接続する事により多タップのトランス
バーサルフィルタを構成する。この様にすれば、１つの
ユニットをＬＳＩ化し、あとは同−ＬＳＩを複数液ｉす
ることにより、必要なタップのトランスノ（−サル・フ
ィルタが実現できる。また、１つのＬＳＩの持つ乗算器
は１つであるため、乗算部は３００ゲ一ト程度となりＬ
ＳＩ化可能な規模となる。

以下、第２図をもとに、動作の概略を説明する。

なお、各ユニット内のタップ数は説明の簡略化のため、
３ｔａｐとする。（但し、音声帯域に、このフィルタを
用いるとし、仮に部分和の加算時間を３５μｓｅｃとす
ると、乗算器の演算時間は３μｓｅｃであるので、３０
多重程度できる。）同図において、ｉ番目のユニットでは、１サンプル区間
の最初でデータ・セレクタ２０１と２０２がＡを選択し
、ｋ、（ｉ−）＋１とｘ（（ｎ−３（ｉ−１）−１）　
Ｔ　）がＬ８Ｂより順次、乗算器２０３に入力する。そ
して、この乗算結果ｋｍ（ｉ−１）＋１−ｘ（（ｎ−３
（ｉ−１）−１）Ｔ）ハ１８Ｂよす順次アキュムレータ
２０４に入力する。

次に、データ・セレクタ２０１と２０２はＢを選択し、
人を選択した時と同様にｋａ　（ｉ　−１）＋２・ｘ（
（ｎ　−３（ｉ−１）−２）Ｔ）　の乗算を行い、この
結果は順次ＬＢＢよりアキュムレータ２０４に入力し、
アキュムレータ内にに３（ｉ　−１）＋１　・ｘ　（（ｎ−３（ｉ　−１）
−１）Ｔ）＋に！　（ｆ−１）＋２　・Ｘ　（ｎ−３（
ｉ、−１）−２）Ｔ）を得る。

最後に、データセレクタ２０１と２０２はＣを選択し、
同様にｋｎ（ｘ−１）＋３・Ｘ（（ｎ−３（’　１）−
３）Ｔ）（Ｄ乗算を行いアキュムレータ２０４に累積す
る。

これらの演算の結果、アキュムレータ２０４には、に′ なる部分和を得る。

なお、この演算はＬ個のユニットで同時に行うため、ｙ
ｔ（ｎＴ）〜ｙＬ（ｎＴ）　の部分和は同時に各々のユ
ニットのアキュムレータ２０４に得る。

以上の部分和ｑ：出が終了すると、アキュレータ内の値
がＬ８Ｂより順次、直列加算器２０５の人人力に入力す
る。この時、加算器の他の入力Ｂには、前段のユニット
塩の部分和Ｙ＋−１（ｎＴ）　＝　Σｙｋ（ｎＴ）　・・−曲−・
　（３）ｋ、１が、同時とＬ８Ｂより入力し、加算出力ＣＲ：ｉ段のユ
ニット塩の部分和、 −１を得る。以下、各ユニットで部分和を順次加算し最後の
ユニットの加算出力に、ｙ（ｎＴ）　＝　ＹＬ（ｎＴ）　・・・・・・・・・・
・・・・・（４）を得る事ができる。

そして、その後（又は部分和加算と同時に）、シフトレ
ジスタ１０１に、新たな入力信号ｘ（（ｎ＋　１）Ｔ）
を入力し、各データを１サンプル分シフトして、次のサ
ンプルの演算に備える。

以上が、第２図のトランバーサルフィルタの動作である
が、演算は、部分和算出と部分和加算の２つに大別でき
る。このうち、部分和加算においては、第２図の構成で
は、加算器２０５がユニット数分直列につながるため、
ユニット数が増すと、加算器全体（全ユニット）の遅延
が増大し、部分和加算時間が増すことにより、システム
の効率を著るしく下げる。このため、接続可能なユニッ
ト数が制限され、実現可能なタップ数が減少する。

また、各ユニットにおいてＬＳＩの人、出力のバッファ
が加算器の前ユニットからの入力、次ユニットへの出力
の間に挿入されるため、加算器全体の遅延に、ユニット
数倍のバッファの遅延が加わり、より以上深刻な問題点
となる。本発明は、この問題点を解決するものであるが
、以下、もう少し詳しく、この問題点について説明する
。

まず次の様に６値を定める。

Ｗｘ・・・・・・ｘ　（ｎＴ）の語長Ｗｋ・・・・・・ｋ、の語長Ｔｃ・・・・・・直列乗算器２０３（シリアル・パラレ
ル乗算器）のクロック周期＝アキュムレータ２０４のク
ロック周期 ’ｒｓ・・・・・・部分品加算器２０５に供給する時の
、アキュムレータ２０４のクロッ“り周期この場合、１タップ時間あたりの部分和算出時間ＴＭは
、乗算とアキュームレートを同時に行うとすると、 ’ｒＭ＝（ｗ工＋Ｗｋ）・’ｒｃ　・・・・・・・・・
（５）また、部分和加算時間Ｔムは、ＴＡ＝（Ｗｘ＋　ｗｋ）・Ｔｓ　・・−・−・−（６）
従って、演算開始からｙ（ｎＴ）を得る迄の全演算時間
Ｔ、は、Ｔテ＝Ｎ′ＴＭ＋ＴＡ＋δ　０８０６０６５６．　（７
）但し、δは乗算器、アキュムレータ、データ・セレク
タ等の遅延補償のだめの時間であり、シフトレジスタの
データ・ロードは、部分和加算とオーバラップして行う
為、無視する。

ここで、Ｎ’ＴＭ＞δ　Ｔム）δ　であるので、Ｔ？　
＊　Ｎ′ＴＭ　＋　ＴＡ＋＋＋＋＋・＋・（８）として
以下、説明する。

Ｔｃ、Ｔｓの各クロックは、演算素子のゲート遅延を０
とすると限りなく高速にできるが、現実には、第３図の
様な、クロックによりラッチされるフリップフロップの
入出力間で信号が流れるゲート数の最大数と、ゲート一
段あたりの遅延（クリティカルパス）で規定される。

すなわち、部分和舞、出部のフリップフロップ間のゲー
ト数の最大値をＧＭ＋部分和加算部のゲート数の最大値
をＧＡとし、ゲート一段あたりの遅延をＴｏとすると、ＴＣ＞　ｃｘＭ−ＴＯ−０−０−０（９）Ｔａ　＞　Ｇ
Ａ−Ｔｏ−１，−０＝　（ＩＱ）このうち、ＧＭは、最
もハードウェアが複雑な乗算器内で考えられ、この値は
シリアル・パラレル・乗算器では、多く見積っても約６
ゲート分の遅延量以下と考えるう↓ができる。一方、０
人は、最初のユニットの加算器の入力から、最終ユニッ
トの加算器の出力迄のゲート数となり、加算器の入出力
間のゲート数を５段とすると、ＧＡ　＝　５・Ｌ　曲・・・・・αυ 従って、最も高速のクロックを用いて、このシステムを
動作させようとすると、部分和加算のクロックＴＳは、
現在、接続しているユニット数に応じて設定する必要が
生じ、はなはだ不便である。

また、あらかじめ、考えられる最大ユニット数に対して
、Ｔｓを設定すると、それより少ないユニット数の時に
は、無駄となる。

そのうえ、第２図の構成では、Ｔｓ＝Ｔｃとすると、ユ
ニット内の最後のタップの計算と、部分和加算をオーバ
ラップして行う事ができるが、Ｌ〉２では、’ｒｓ＝’
ｒｃ　とすると、本来なら高速にできる部分和算出のク
ロックを、部分和加算のクロックに合わせて低速にしな
ければならず、かなりの無駄を生ずる事になる。

以上の様に従来の様な第２図の構成では、部分和加算部
が、ユニット数が増大するにつれて、システム全体の効
率の低化、複雑化をもたらすという大きな問題点があっ
た、特に、エコーキャンセラやイコツイザ等のアダプテ
ィブフィルタにおいてこの様なトランスバーサルフィル
タを用いる場合は、１サンプル内にトランスバーサルフ
ィルタの出力ｙ（ｎＴ）を用いて、タップ係数ｋＮを修
正する必要があり、この時間をＴ、とすると、ＴＮＴＴ
＋ＴＨ＝Ｎ’Ｔ、＋Ｔ人＋ＴＨ，，，，−，，，，（ｙ
ｆ）の関係が成立する必要があり、ＴＡが大きくなる事
は、システムの効率低下の大きな原因となり、ＬＳＩ化
の問題点となっていた。

〔発明の目的〕

本発明は上述のような問題点に鑑みてなされたもので、
システム効率を低下させることなく多くのタップを有し
得るトランスバーサルフィルタを提供することを目的と
する。

〔発明の概要〕

本発明の特徴は、トランスバーサルフィルタを構成する
各ユニット（回路）間の加算に少なくとも１クロツク遅
延の為のシフトレジスタを有する点にある。

〔発明の実施例〕

以下、本発明の実施例をいくつか示し説明する。

まず、第４図の第１の実施例につき、詳細に説明する。

同図において、Ｌ段のシフトレジスタ４０１．Ｌ人力１
出力のデータセレクタ４０２．．１段のシフトレジスタ
４０３．チップ・カウント回路４０４が、本発明のため
に第２図の従来例に新たに追加する回路である。

本発明は、従来方式における部分和の加算について改良
するものであるため、アキュムレータ２０４に部分和ｙ
ｔを得る迄の部分和算出の動作は、前述の従来構成と同
一である。

以下、アキュムレータ２０４に得られた部分和を加算す
る方式について述べる。

本発明のこの実施例の大きな特徴は、部分和加算器２０
５のユニット間の入出力の間に１クロツク遅延の１ｂｉ
ｔのシフトレジスタ４０３を入れている事にある。（こ
のシフトレジスタは、加算器の前でも後でも良い）すな
わち、従来構成における、部分和加算部のフリップフロ
ップ間のゲート数の最大値０人は、本発明の構成によれ
ば、Ｇ人′＝５となり、部分和加算時のクロックは、Ｔｓ≧５・Ｔｏ　・・・・・・・・・α階となり、ユニ
ット数りによらず一定となる。またＴｓ＝Ｔｃとして、
全体を同一のクロックで動作さしても、大きな無駄を生
じる事なく演算ができる。

この様に加算器間にシフトレジスタを挿入する事は大き
な効果を生じるが、一方、次の様な不具合が生じる。こ
の説明を第６図のタイムチャートを用いて行う。（同図
では説明の簡単のために部分利を１２ｂｉｔとしている
）すなわち、従来構成の様に、アキュムレータ２０４の
出力を直接、加算器２０５のＡ入力ｆこ加えると、全ユ
ニットとも同時に部分和算出が行なわれ、部分和加算時
には、アキュムレータ２０４の出力に各ユニット同様に
Ｌ８Ｂより部分和ｙｌが現われる。この様子を、第６図
ＡＣＣ・ＯＵＴに示す。一方、前ユニットからの部分和
Ｙｉ−１は、シフトレジスタ５０３で１クロツク遅延し
て加算器２０５の入力Ｂに加わる。この様子は第６図、
ユニット１の出力であるＡＤＤ　−Ｃの信号が、ユニッ
ト２の加算器の入力Ｂ１すなわちＡＤＤ−Ｂに１クロツ
ク遅れて加わる事により示す。従って、ユニット１では
、アキュムレータ２０４の出力と加算器２０５の入力Ｂ
との間で１クロツクのずれが生じ、ｉ番目のユニットで
はｊクロックのずれが生じる事になる。そのため、これ
らのデータを直接加えると、全熱でたらめな値となって
しまう。

このために、本発明のこの実施例では、チップカウント
回路４０４．データ・セレクタ４０２を用いて、この問
題点を解決する。

チップカウント回路は、例えば、第５図に示す様な並列
加算器５０１で構成する。この並列加算器の１つの入力
にはｍｂｉ　ｔの並列データ氷端子ＣＩＮより入力する
。また、他方の入力には１が加わる。

従って、出力端子Ｃ０ＵＴには、ｍｂｉｔの入力データ
より１多い値が出力される。以上より、ｉチップ目のチ
ップ・カウント回路の出力には、ｍｂｉｔの２進値でｉ
が出力される。データ・セレクタ４０２は、このデータ
を受けて、Ｌ個の入力端子のデータのうち、シフトレジ
スタ４０１で１段シフトされたデータを選択し、加算器
２０５の端子Ａに与える。

従って、第６図に示す様に、ユニット１では１クロツク
・シフトされたデータがＡＤＤ−Ａ端子に加わり、前段
からの入力ＡＤＤ　−Ｈに同期する。またユニット２で
は、２クロツク・シフトされた部分和ｙ２がＡＤＤ−Ａ
端子に加わり、前段からの入力Ｙ１に同期する。今、仮
に１０ユニツトが接続されているとすると、第６図に示
す如く、ユニット１０のＡＤＤ−Ｃ端子に１１クロツク
目より、出力信号ｙが現われ、１２〜１３クロツクの信
号ＣＫ、Ｔで外部回路に結果ｙを得る事ができる。なお
、ユニットの人出方ピンに余裕のある場合は、データ・
セレクタ４０２の制御信号を外部より供給して、チップ
カウント回路を省略する事もできる。データ・セレクタ
への制御信号はユニットの接続順序１こより決まり、例
えば８ユニツトあれば３本の入力ピンに”ｏｏｏ”から
”１１１”までの信号を定常的に与えればよい。

以上より、本発明を用いれば、Ｌユニットの部分和加算
に少なくとも、ＴＡ’　＝　Ｌ　・（Ｔｓ’　＋　Ｗｘ　＋　Ｗｋ）　
・−・−曲α尋の時間を割りあてれば良い訳で、これを
ゲート遅延Ｔｏを用いて表わすと、許される最も高速の
クロックを用いた場合は、ＴＡ’　＝５　（Ｌ　＋Ｗｘ　＋　Ｗｋ　）　・Ｔｏ　
−・、、、、、−（１５）となる。一方、第２図の従来
構成では、’ｒＡ＝、５　（ＷＸ　＋　Ｗｋ）　−Ｌ　
−Ｔｏ、−、、、、曲・αｅとなり、明らかに、Ｌ＞２
では、この実施例の方が部分和加算時間が少なくなる。

なお、制御回路４０５は、外部よりクロックＣＫサンプ
ル信号ｓ１％ＭＰＬＥ　を入力し、各演算の制御を行う
。

次に、本発明の第２の実施例につき説明する。

本実施例は、本発明を、会議電話等においてノ・ウリン
グを防止するだめの、音響結合用エコー・キャンカラー
に応用した場合に特に有効となる。

一般に、音響の反響路は、電話回線の反響路と異なり、
インパルス応答長が３００〜４００ｍ５と非常に長い、
したがって、トランスバーサルフィルタを用いたエコー
キャンカラーを、この反響路に適用しようとすると、タ
ップ長が２０００〜４０００タップ程度必要となり、当
然、複数個のＬＳＩで分割構成する必要性が生じる。ま
た、１つのＬＳＩあたりのタップ数も現在のＬＳＩ技術
では、３０〜１００　タップ程度であるので、４０個〜
１００４′ｔＭ程度のかなりの数になる。そのため、す
でに述べた様な部分和加算の時間短縮が重要な課題とな
る。

この部分和加算時間の短縮を、より向上するために、本
実施例においては、第７図に示す様に、各ユニットをＴ
ｒｅｅ状に接続する。

同図（ａ）はユニットの構成例である。同図において、
フィルタ７０１は、部分和Ｙｌを生成するトランスバー
サル・フィルタで、本方式をエコー・キャンセラーに応
用する場合は、アダプティブトランスバーサルフィルタ
となる。また、遅延回路７０２は、部分和加算器７０３
において、前段からの部分和とのタイミングを合わせる
だめのもので、遅延量はＣＩＮ端子より与えるチップ番
号で決まる。

本実施例が第１の実施例と異なるのは、部分和加算器７
０３が３人力である所であり、これが、同図（ｂ）に示
す様なＴｒｅｅ構成を可能にする。

フリップフロップ７０４は、本発明の特徴となる：部分
和加算における、クリティカルパスを短縮するものであ
る。

同図Φ）に各ユニット７０５の接続例を示す。この例で
は、１５ユニツト用いているにもかかわらず、部分和加
算時間は、実施例１の約％となる。一般にこの加算時間
は、ユニット数が増してもｌｏｇのオーダーで増加する
ので、第１の実施例に比較して、ユニット数が多い程よ
り有利となる。

以上が本発明の実施例である。

なお、上記実施例においては、トランスバーサルフィル
タおよび部分和加算を直列演算として説明したが、これ
らは並列演算であっても良い、また、ハードの実現も、
各ユニットを複数又は単一のＬＳＩ　、ＭＳＩ　、８Ｓ
Ｉ等で構成しても良いし、ディジタルシグナルプロセッ
サ単独、または例えば部分和加算等を他のＬＳＩ、ＭＳ
Ｉ、ＳＳＩ等と組み合わして構成する事もできる。

さらに、各゛ユニットの接続も縦続接続及びＴｒｅｅ状
接続で説明したが、これらの組み合せも可能である。

要するに、本発明は、トランスバーサルフィルタの部分
和加算の各加算器間に７リツプフロツブを有し、この部
分の演算のクリティカルパスを短くする所に特徴を有す
るものである。

本発明のトランスバーサルフィルタを、アダプティブフ
ィルタに応用した一例を以下に示す。第８図は、アダプ
ティブ・フィルタにおける１サンプル内の演算時間の割
当てである。同図より明らかな様に、トランスバーサル
・フィルタの演算に加えて、タップ係数修正の為の演算
時間が加わるため、部分和算出および加算は、トランス
バーサルフィルタよりも高速性が必要となる。

第９図は、アダプティブ・フィルタの原理図である。図
中９０１は未知のインパルス応答、Ｈ＝（ｌｊ１＋　’
ｗｅ・・・、ｋＮ）　・・・・・・・・・住ηを持つシ
ステムと、シ、このシステムにｘ（ｎＴ）を入力した時
の出力をｙ　（ｎＴ）とする。

一方、９０２，９０３．９０４がアダプティブフィルタ
で、最初トランスバーサルフィルタ９０２には、Ｈ（ｎ
Ｔ）＝（ｋ＋（ｎＴ）　、に２（ｎＴ）　、−＋　ｋｓ
　（ｎＴ）　）　−αねなるタップ係数が入っていて、Ｈ（ｎＴ）←Ｈ・・・・・・・・・翰となっている。この状態から、ｋ推定回路は、ｘ（ｎＴ
）。

および、トランスバーサルフィルタの出力ｙ（ｎＴ）と
未知のシステムの出力ｙ　（ｎＴ）を減算回路９０３に
入力して作成した誤差ｅ（ｎＴ）＝ｙ（ｎＴ）−ｙ（ｎＴ）　−−・−・−・
−・・（２Ｂを入力して、Ｈ（ｎＴ）を修正し、最終的
に、）１　（ｎＴ）中Ｈ・・・・・・・・・・・・（２
］）を得る。

この様なアダプティブ・フィルタは、第４図のトランス
バーサル・フィルタのユニットに、第１０図に示す様な
に推定回路１００１を加え、これを基本ユニットとし、
第４図と同様に従続接続すれば良い。

貧推定に必要な誤差信号は、減算器１００４で得る事が
できる。すなわち、最終段のユニツ）Ｌの出力ｙ　（ｎ
Ｔ）と、未知のシステムの出力ｙ　（ｎＴ）は、順次Ｌ
８Ｂより減算器１００４に入力し、ｅ　（ｎＴ）を得る
。そして、この６　（ｎＴ）はシフトレジスタ１００５
を経て、全ユニットの誤差信号人力ＥＩＮに加わる。

シフトレジスタ１００５は、最終的なｙ　（ｎＴ）の出
力タイミングがユニット数に依存するため、現在接続中
のユニット数に応じた遅延をｅ（ｎＴ）に加え、ユニッ
ト数によらず、各ユニット０）　ｋ　推定回路へのｅ（
ｎＴ）の入力を常に一定のタイミングにするだめのもの
である。

なお、ｅ（ｎＴ）の生成は、特に減算器１００４を用い
なくても、初段のユニット１のＹＩＮ入力に、２の補数
とした、ｙ（ｎＴ）を加える事により行い、減算器１０
０４を省略する事ができる。

［発明の効果〕以上の様に本発明を用いれば、少ないタップを持つアダ
プティブ・フィルタＬ８Ｉを１品種作成し、あとは、こ
のＬＳＩを単に従続接続するだけで、容易に多タップ化
できるため、必然的にタップ数が多くなる、エコー・キ
ャンセラーをＬＳＩ化−ｊ−る事が容易になる。

【図面の簡単な説明】

第１図は従来例の構成図、第２図は他の従来例の構成図
、第３図はゲート遅延説明図、第４図は尋発明の一実施
例の構成図、第５図はチップカウント回路例を示す図、
第６図は本発明一実施例のり・イムチャート、第７図は
本発明の第２の実施例第８図はアダプティブフィルタへ
の応用時のタイムチャート、第９図はアダプティブフィ
ルタの原理図、第１０図は本発明の応用例の構成図であ
る。３０１はクロックでラッチされるフリップフロップ、３
０３は３０２はゲート群、４０１はシフトレジスタ、４０２は
データセレクタ、４０３はシフトレジスタ、４０４はチ
ップカウント回路、４０５は制御回路、５０１は加算器
、８０１は未知のシステム、８０２はトランスバーサル
・フィルタ、８０３は減算器、　８０４はに推定回路、
９０１はに推定回路、９０２はシフトレジスタ、９０３
はシフトレジスタ、９０４ば減算器、９０５はシフトレ
ジスタである。代理人弁理士　則　近　憲　…　（ほか１名）第　１　
図第２図第　４　図第　５　図第　７　図　（α）Ｑ７ｏノア　／７０７７　２７’７７　ａ７’７７第８
図図面の浄ｉｎ（内容に変更なし）第１０図ＣＩ−ＣＳＡＭＰＬＥ手続補正書（方式）１．事件の表示昭和５８年特願第２０２５５１号２、発明の名称トランスバーサルフィルタ３、補正をする者事件との関係　特許出願人（３０７）　東京芝浦電気株式会社４、代理人〒１００東京都千代田区内幸町１−１−６東京芝浦電気株式会社東京事務所内昭和５９年１月３１日（発送日）６、補正の対象図面〔第１０図）７、補正の内容図面の第１０図の浄書（内容に変更なし）以上

Claims

【特許請求の範囲】

（１）　同一回路を１ないし複数段縦続接続して構成す
るトランスバーサルフィルタにおいて、各回路は、一定
サンプル周期でサンプルされた第１の信号を入力する第
１の端子と、前記第１の信号を蓄える第１のメモリと、
タップ係数を記憶する第２のメモリと、前記第１のメモ
リの信号と前記第２のメモリのタップ係数を入力し、積
和演算を行い、部分和を算出する積和演算回路と、前段
から少なくとも１つの部分和を入力する第２の端子と、
前記積和回路の出力と、前記前段からの部分和の信号と
のタイミングを調整するために、前記積和回路の出力信
号のタイミングを調整するタイミング調整回路と、前記
前段からの部分和と前記タイミング調整回路の出力を加
算し、新だな部分和を作成する加算器と、前記加算器の
出力を、次段の回路の第２の端子に供給するための第３
の端子と、前記第２の端子と加算器、前記加算器と第３
の端子との間の少くともいずれか一方に、少くとも一段
のシフトレジスタ回路を有し、また、前記第１のメモリ
の信号のうち予め定められた一定時間過去の信号を出力
し、次段の第１の端子に供給する第４の端子を有する事
を％徴とするトランスバーサルフィルタ。
（２）　タイミング調整回路は、第５の端子より入力す
るチップ番号の信号によってシフト段数が可変である事
を特徴とする特許請求の範囲第１項記載のトランスバー
サルフィルタ。
（３）　タイミング調整回路は、前段から第５の端子に
入力する第１のチップカウント信号を入力し、前記第１
のチップカウント信号により、第２のチップカウント信
号を作成するチップカウント回路と、次段の第５の端子
に前記第２のチップカウント信号を供給するだめの第６
の端子を有し、前記第２のチップカウント信号または、
前記第１のチ（４）部分和の加算はトリー状に行う事を
特徴とする特許請求の範囲第１項乃至第３項記載のトラ
ンスが−サルフィルタ。