JPS63304708A - デジタル格子形フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は各々入力信号を受信する対の入力と出力信号を
供給する対の出力とを有する複数の同じ段を含み、これ
らの段を縦続配置に接続するとともに、前記各段は相互
に連結した少なくとも２つのブランチにより形成し、こ
れらのブランチの少なくとも１つに遅延手段を設け、か
つ複数の連続する縦続配置フィルタ段により群を形成し
、各群のフィルタ段の双方のブランチに遅延手段を設け
て、第１ブランチの時間遅延が第２ブランチの時間遅延
と等しくなるようにしたデジタル格子形フィルタに関す
るものである。

この種格子形フィルタに関しては、回路およびシステム
に関するＩＥＥＥ会報（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉ
ｏｎ　ｏｎＣｉｒｃｕｉｔ　ａｎｄ　Ｓｙｓｔｅｍｓ）
、　Ｖｏｌ、ＣＡＳ−３２，Ｎａ１ｌ、　１９８５年１
１月発行、　１１３０〜１１３９ページに掲載のヒデノ
リキムラ（Ｈｉｄｅｎｏｒｉ　Ｋｉｍｕｒａ）による論
文“汎用シュワルツ形状および格子・はしご形状による
デジタル　フィルタの実現（Ｇｅｎｅｒａｌｉｚｅｄ　
Ｓｃｈｗａｒｚ　Ｆｏｒｍａｎｄ　　Ｌａｔｔｉｃｅ−
Ｌａｄｄｅｒ　　Ｒｅａｌｉｚａｔｉｏｎｓ　　ｏｆ　
　ＤｉｇｉｔａｌＦｉｌｔｅｒｓ）、”　　特に第８図
により公知である。また、格子形フィルタが特に有用な
特性を有し、それにより広範囲の利用分野で使用されて
おり、かつそれが音声通路のモデルの直接通訳を可能に
することから、特にスピーチ処理の分野で利用されてい
るということに関しても、上記論文内に参考文献として
記されているオーディオおよび電気音響に関するＩＥＥ
Ｅ会報（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ａ
ｕｄｉｏ　ａｎｄＥｌｅｃｔｒｏａｃｏｕｓｔｉｃｓ）
、　Ｖｏｌ、　ＡＵ２１＋　Ｎｏ、６＋　１９７３年１
２月発行、４９１〜５００ページに掲載のニー・エッチ
・グレイ（Ａ、Ｈ，Ｇｒａｙ）およびジェー・ディー・
マーケル（Ｊ、Ｄ、Ｍａｒｋｅｌ）　ｔこよる論文“デ
ジタル格子・はしご形フィルタ合成（Ｄｉｇｉｔａｌ　
Ｌａｔｔｉｃｅ　ａｎｄ　ＬａｄｄｅｒＦｉｌｔｅｒ　
５ｙｎｔｈｅｓｉｓ）”から公知の事実である。一般に
、音声通路に対しては、オール・ポール（ａｌｌ−ｐｏ
ｌｅ）音響フィルタよりなるモデルが使用され、オール
・ゼロ分析フィルタの使用を必要とする。

フィルタにより処理しようとする信号のサンプリング速
度が比較的低いスピーチ処理の場合には、１サンプル　
インターバル期間中の計算の数が少なくともフィルタ段
の数に等しいような格子形フィルタの連続する段により
逐次的に信号を処理しなければならないという事実によ
り、分析格子形フィルタまたは合成格子形フィルタのい
ずれかに問題を生じさせることはない。

しかしながら、数多くの他の場合には、格子形フィルタ
、特に再帰的格子形フィルタを使用することが望まれる
場合も多い。比較的短いスパンを有する再帰的フィルタ
は比較的長いインパルスレスポンスを与えるため、必要
とする計算の数を少なくすることができ、これは多くの
場合、きわめて魅力的なことである。再帰的フィルタ、
特に適応性再帰的フィルタに関する問題点は、フィルタ
内のポールが単位サークルの外側にあるとき、フィルタ
が不安定となりうるという事実である。

格子形フィルタはより短い語長を使用しうるという利点
のほか、フィルタ係数の値をベースにして安定度に関す
る要求を容易に検証しうるという利点を有する。

前述のグレイ（Ｇｒａｙ）およびマーケル（Ｍａｒｋｅ
ｌ）の論文から既知のように、オール・ポール再帰的格
子形フィルタを第１図に示す。図示のフィルタは各々２
つのブランチ１および２よりなる２Ｎ個の段の縦続配置
を含み、前記ブランチ１および２は乗算器３および４を
介在させた接続線を介して相互に連結させる。加算回路
５においては、ブランチｌの入力信号ｅ　（ｉ）　（ｎ
）はその増倍率（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ　ｆａ
ｃｔｏｒ）がＫｂ（ｉ）の乗算回路４の出力信号と結合
され、加算回路６においては、ブランチ２の入力信号は
その増倍率がＫ”（ｉ）の乗算器３の出力信号と結合さ
れる。また、ブランチ２の入力にはブランチ２の入力信
号ｄ　（ｉ−１）　（ｎ）を１サンプル周期だけ遅延さ
せる遅延回路７に接続する。

この場合には、ブランチ１の出力信号に対しては次式が
成立し、 ｅ　（ｉ−１）　（ｎ）　＝　ｅ　（ｉ）　（ｎ）　＋
に’　（ｉ）　ｄ　（ｉ−１）　（ｎ−１）　・・・（
１）ブランチ２の出力信号に対しては次式が成立する。

ｄ　　（ｉ）（ｎ）＝Ｋ”（ｉ）ｅ　　（ｉ−１）（ｎ
）＋　　ｄ　　（ｉ−１）（ｎ−１）　　・＝＜２）式
（１）および（２）は、ｄ　（ｉ）　（ｎ）を計算する
に際しては、前のサンプル周期の間における前の段のｄ
（ｉ−１）（ｎ−１）の値を知る必要があるほか、信号
ｅ（ｉ−１）（ｎ−１）の値を知る必要がある（これに
対しては同一サンプリング　インターバル期間中におけ
る前の段の信号ｅ　（ｉ）　（ｎ）を知っている必要が
ある）ことを示している。これは特定のサンプルが連続
するサンプリングの間のインターバル中にフィルタを始
めから終りまで走行するのに充分な時間がある限り、問
題を提起することはない。かくして、式（１）および（
２）は、処理手段により１＝２Ｎからスタートして（こ
こで、ｅ　（２Ｎ）　（ｎ）はフィルタの入力における
実際の信号サンプルＸ　（ｎ）に等しい）、ｉ＝１まで
順次的に計算を行うことができる。この場合、終りのｉ
＝１では、信号サンプルｙ　（ｎ）が信号ｅ　（ｏ）　
（ｎ）としてフィルタ出力に導出される。また、続いて
、次の信号サンプルＸ（ｎ＋１）　＝　ｅ　（２Ｎ）　
（ｎ＋１）が受信される。この場合ｄ（ｉ）　（ｎ）の
計算値は、それらの前のものの値をとる。

これらのすべてはオール・ボール格子形フィルタにより
構成したある大きさのデジタル　フィル夕の実現にかな
りの制限を課すものであること明らかである。リアル　
タイム　システムにおいては、このようなフィルタの実
現が可能か不可能かはすべて利用可能なプロセッサの速
度に従属する。

また、各段が少なくとも１つの乗算および１つの加算を
要するという事実は２つのシステム　クロック　パルス
間における１つ以上の段の処理を疑わしいものとする。

システム　クロック　パルスの持続時間はサンプル周期
に等しくすることはできるが、一般的にはかなり短いも
のである。テーブル調査法（ｔａｂｌｅ　１ｏｏｋ−ｕ
ｐ　ｍｅｔｈｏｄ）を用いた場合でも、１サンプル周期
において２Ｎの作動を行わなければならず、必要とする
記憶容量もきわめて大きなものとなる。１つの段に対す
る入力信号としては２つの信号ワード（ｅ（ｉ）　（ｎ
）およびｄ（ｉ−１）（ｎ−１））と１つの係数ワード
（ｋ（ｉ））を必要とする。これらは２つの信号ｅ（ｉ
−１）（ｎ）およびｄ（ｉ）（ｎ）を符号化するに充分
ビット数の段出力信号を含む１つのアドレスに符号化す
ることができる。

８ビット信号および４ビツト係数の場合、これはサンプ
ル周期あたり２Ｎ回アドレスされるため２メガバイトの
メモリを必要とする。

このようなテーブル調査法による場合でも、再帰的格子
形フィルタの最大スパンはサンプリング速度に逆比例の
ままであり、したがって、フィルタの最大スパンはサン
プル周期とシステム　クロック周期間の比に等しい。２
５　ｋＨｚのバンド幅を有する信号に対しては、このよ
うに理想的に配置した、２０段のスパンを有するオール
・ボール格子形フィルタでもなお約Ｉ　ＭＨｚのシステ
ム　クロックを必要とし、この場合ナイキスト（Ｎｙｑ
ｕｉｓｔ）周波数は５０　ｋＨｚである。これは現時点
においては充分可能なことであるが、多くのシステムが
、依然として現存の特に経済的に正当化しうるハードウ
ェアの限界に達するようなきわめて高いサンプリング速
度を必要としており、例えば、ＦＭ受信機用の反多重通
路（ａｎｔｉ−ｍａｌｔｉｐａｔｈ）フィルタを構成し
たいと思う場合に、ＦＭ信号をゼロ周波数搬送波まで下
がって変換させるものとするときはＦＭ信号に対するサ
ンプリング速度は約０．５　ＭＨｚとなり、フィルタが
カバーしうる最小の遅延は約５０μｓとなる。実際上、
この簡単な例の場合でも、２０以上の段において２つの
入力信号サンプルの間のインターバル期間中、すなわち
約２μＳ以内に逐次的に計算を行わなければならないこ
とが分かっている。しかし、これは現存のハードウェア
では経済的に実行不可能である。

前述のヒデノリ　キムラ（Ｈｉｄｅｎｏｒｉ　Ｋｉｍｕ
ｒａ）による論文は格子形フィルタのマトリックス表示
に関する一般公式をどのように導き出せるかにつき記述
している。上記論文において汎用シュワルツ形状（Ｇｅ
ｎｅｒａｌｉｚｅｄ　Ｓｃｈｗａｒｚ　Ｆｏｒｍ）と呼
んでいるこのマトリックス表示を導出した後には、ｎ次
のデジタル　フィルタの２＊−１格子形フイルタが実現
されることが示されている。これらの実現例の１つにお
いては、格子形フィルタの２つのブランチ内に遅延手段
を協働させ、２つのブランチ内の遅延を等しくするよう
にしている。前記論文には、°　これはフィルタ内の最
も長い遅延のない通路の長さを減少させ、フィルタの処
理速度を増加させることについては記述されているが、
どのようにしてこれを実現しうるかについての方法は述
べられておらず、またそれへの糸口についても触れられ
ていない。

本発明の目的はきわめて高いサンプリング速度用として
適し、かつ現存の低価格ハードウェアにより簡単な方法
で実現可能な前述形式の再帰的格子形フィルタを提供し
ようとするものである。

これがため、前述形式の本発明デジタル格子形フィルタ
においては、各群は偶数の連続する＠１続配置フィルタ
段を含むこと、各群は１サンプルインターバル期間中に
２つの入力信号をベースにして２つの出力信号を計算す
る単一の処理ユニットを含むのみであり、連続する群の
処理ユニットにより異なるサンプル時間に対する出力信
号を計算するようにしたことを特徴とする。

本発明によるときは比較的低速のしたがってコスト効率
の高い処理ユニットを有する再帰的格子形フィルタをフ
ィルタの特性を害なうことなく並列に処理することを可
能にする。

以下図面により本発明を説明する。

第１図に示す既知の格子形フィルタについては既に前述
したとおりである。フィルタ内の種々の信号に対し同じ
記号法を用いた場合は、時間ｎ−１、ｎおよびｎ＋１に
おける関連の段ｉ＋１＋ｔ＋ｉ−１およびｉ−２におけ
る信号ｅおよびｄは第２図に示すような方法で表わすこ
とができる。これらの図の矢印は、信号ｅまたはｄが他
のどのような信号に従属するかを示す。第２図に示す破
線ボックス内の信号群から分かるように、信号ｅ（ｉ−
１）　（ｎ）は信号ｅ（ｉ）（ｎ）に従属し、信号ｅ（
ｉ　−２）（ｎ）は信号ｅ（ｉ　　１）（ｎ）に従属す
る。このことは、時間ｎにおける信号ｅは常に時間ｎに
おける前の段の信号ｅに従属することを意味する。また
、これは１サンプル　インターバル期間中における複数
段の並列計算を不可能にする。

第３図は、本発明により時間ｎ−１，ｎおよびｎ＋１に
おける関連の段ｉ、ｉ−１およびｉ　−２内の信号ｅお
よびｄのコースを示す他の方法を示す。このような手法
で信号ｄの流れを表示する場合は、サンプリング時間ｎ
におけるｅおよびｄの値はもっばら格子形フィルタ内の
前の段の時間ｎにおけるｅおよびｄの値に従属し、その
後は時間ｎ−１において計算された既知で、かつメモリ
内に記憶可能な信号ｅおよびｄに従属するように変わる
。本発明は、例えば、２Ｎ個の段を含む再帰的格子形フ
ィルタ内の信号値は、各々１サンプルインターバル期間
中に、群に併合した対の隣接フィルタ段の第１および第
２段の出力信号のみを連続的に計算するＮ個の処理ユニ
ットを与えることにより並列に計算することができると
いう認識にもとづきなされたものである。このことは、
特定時間に信号ｅ　（ｉ）（ｎ）、　　ｅ　（ｉ−１）
（ｎ）　；　ｄ　（ｉ−１）（ｎ）およびｄ　（ｉ）　
（ｎ）が計算される場合、対の前の段に対してはサンプ
リング時間ｎ＋１に信号値が計算され、次の段に対して
はサンプリング時間ｎ−１に値が計算されることを意味
する。結局、次の段の対は、第３図から分かるように時
間ｎにおける前の段の対の計算を必要とする。また、こ
のことは、本発明によるフィルタの場合、フィルタの出
力信号はＮサンプル周期後に導出されることを意味する
。これは、かなり低い処理速度で対のフィルタ段の並列
処理が可能であるという点で好都合である。

第４図は並列処理を可能にする本発明格子形フィルタを
与えるための第１図示格子形フィルタの対のフィルタ段
をグループ化し、かつ変更する方法を示す。また、この
場合、段ｉの遅延段７を段ｉ＋１のブランチ１の入力に
転移させる。対のフィルタ段内の遅延素子は格子形フィ
ルタの特性を害なうことなしに本発明格子形フィルタ内
で偏移させうることは証明可能である。このような関係
で使用しろる理論は、ＡＨυ、　Ｖｏｌ、３０．（１９
７６）　ＢＯＯＫ２゜９０〜９６ページに掲載のニー・
フェットワイス（Ａ、　Ｆｅｔｔｗｅｉｓ）による論文
“デジタル　フィルタ回路の実現（Ｒｅａｌｉｚａｂｉ
ｌｉｔｙ　ｏｆ　ｄｉｇｉｔａｌ　ｆｉｌｔｅｒｎｅｒ
ｗｏｒｋｓ）”　内で論議されている。第４図に示す形
状をもった複数のダブル　フィルタ段は、再び第１図示
フィルタと同じ特性を有する格子形フィルタに併合する
ことができる。しかし、この場合は、完全フィルタの段
２Ｎと段１の間でＮサンプル　インターバルまたはそれ
以下の信号処理に遅延を生ずる。ただし、この場合遅延
は全段にわたって均等に分布される。

第４図示フィルタの入力信号および出力信号間の関係に
関しては次式が成立する。

ｅ　（ｉ）　（ｎ）　＝　ｅ　（ｉ＋１）　（ｎ）　＋
Ｋｂ（ｉ＋１）　ｄ　（ｉ）　（ｎ−１）　−（３）ｄ
　（ｉ＋１）　（ｎ）　＝に’（ｉ＋１）　ｅ　（ｉ）
　（ｎ）　＋　ｄ　（ｉ）　（ｎ−１）　・・・（４）
ｅ　（ｉ−１）　（ｎ）　＝　ｅ　（ｉ）　（ｎ）　＋
に’（ｉ）　ｄ　（ｉ−１）　（ｎ−１）　−（５）ｄ
　（ｉ）　（ｎ）−Ｋ”（ｉ）　ｅ　（ｉ−１）　（ｎ
）　＋　ｄ　（ｉ−１）　（ｎ−１）　＝４６）これか
ら連続するフィルタ段を適正に同期させた場合、これら
の式は循環的に実施され、マルチプロセッサの使用が可
能となることが分かる。

第５図はデジタル集積回路を用いて第４図示ダブル　フ
ィルタ段を処理ユニットとして実現する手段を簡単に図
示したものである。図示の処理ユニットは、クロック　
パルスの制御のもとで関連のバッファ回路内に生ずる信
号を通過させ（状態１）またはブロックする（状態Ｏ）
ことを許容する複数のバッファ回路２０ないし３０を含
む。関連のバッファ回路２０ないし２３は信号ｅ（ｉ）
（ｎ）、　ｅ（ｉ−１）（ｎ）　、　　ｄ　（ｉ）　（
ｎ）およびｄ　（＋−１）　（ｎ）を含み、関連のバッ
ファ回路２４ないし２７は係数Ｋｂ（ｉ＋１）、　Ｋｂ
（ｉ）。

Ｋ　”（ｉ＋１）、　Ｋ”（ｉ）を有し、関連のバッフ
ァ回路２８および２９は信号ｅ　（ｉ）およびｄ　（ｉ
）を有する。また、関連のバッファ回路３０および３１
はスイッチング機能を有する。これらの信号内容につい
ては図示を明瞭にするためｕ（ｉ）およびｖ（ｉ）で示
す。

また、それらの信号内容をｐ　（ｉ）、　ｑ　（ｉ）お
よびｒ（ｉ）で示したバッファ回路３２．３３および３
４はプロセッサ３５ＭＡと連繋して作動する。前記プロ
セッサ３５は計算を実施した際、次の関係式すなわちｒ
（ｉ）　（ｎｅｗ）　＝　Ｔ）　（ｉ）　・（１（ｉ）
　＋　ｒ　（ｉ）（ｏｌｄ）が成立するような新しい出
力信号ｒ　（ｉ）を生ずる。サンプリング　インターバ
ルの期間中には、１２クロツクパルスが生じて、第６回
によりバッファ回路の制御を行い出力信号ｅ　（ｉ−１
）　（ｎ）およびｄ　（ｉ　＋　１）　（ｎ）が関連の
式（４）および（５）を満足しうるようにする。

第６図は１およびＯを含む表により、サンプリング　イ
ンターバル期間中における種々のバッファ回路２０ない
し３４の状態を示すもので、すべてのバッファ回路が（
０）状態にあるクロック　パルス周期の間に回路３５が
計算を実施する。

第７図は、第５図に示す２つの連続する処理ユニットが
どのようにして式（３）ないしく６）を計算するかを示
す流れ図である。これらの計算に対しては、特定の時間
に段ｉによりどのような計算が行われたかを示す状態標
識（ステータス　フラグ）ｓ（ｉ）を使用する。すなわ
ち、段ｉが式（３）および（４）を解く場合は５（ｉ）
＝１であり、式（５）および（６）を解く場合は５（ｉ
）＝Ｏである。この状態標識は、すべての隣接する処理
ユニットが同じ式の計算に使用されているかどうかを検
証し、これら段間の同期を確保するために必要であると
考えられる。第７図の流れ図における段の表示法では、
図示処理ユニットをｉで示し、隣接する処理ユニットを
それぞれｉ＋２およびｉ−２で示すよう選定している。

第５図に示す処理ユニットの数Ｎは、Ｎ個の処理ユニッ
トを有する１つの格子形フィルタに併合することができ
る（この場合、フィルタの出力信号はＮサンプル　イン
ターバル遅延して出力に到達する。）が、処理ユニット
あたり１つのプロセンサ（本実施例の場合は２つの一般
の格子形フィルタ段を含む）を与えるのではなく、より
低速修の２つのプロセッサを与えるようにすることが望
ましい。その場合には、式（３）および（４）を解くの
に第１プロセツサを用い、式（５）および（６）を解く
のに第２プロセツサを使用する。このようにした場合は
、フィルタに供給される信号のサンプリング速度が高く
て従来の技術による単一プロセッサではこれに対応する
ことができないか、はとんどできないようなとき、特に
好都合である。したがって、作動速度のやや低い２つの
プロセッサを使用するときは、コスト効果も上がり、実
際上１サンプルインターバル内に各々２つの式を解（こ
とができるという利点を有する。

第８ａ図ないし第８ｄ図は２つのプロセッサを含むこの
ような処理ユニットをどのようにしてダブル　フィルタ
段用に構成しうるかを既に第５図に示した信号通路を省
略して簡単な形で図示したものである。この処理ユニッ
トは、基本的にクロック信号の指令によりそれらの信号
内容を生成しうる１８のバッファ回路４０ないし５７に
より形成する。

この場合、バッファ回路４０〜４３はそれぞれダブルフ
ィルタ段の入力信号および出力信号を含み、バッファ回
路４４〜４７はそれぞれフィルタ定数ｋ１１（ｉ）。

Ｋｂ（ｉ）、に”　（ｉ　＋　１）およびに’　（ｉ　
＋　１）を含む。また、バッファ回路４８〜５１は第１
プロセツサ５８と共働し、それらの中に生ずる信号をそ
れぞれＡｔ、　Ｂ１．　Ｃ１およびＲ１で示す。このプ
ロセッサ５８は計算操作中バッファ回路５１に信号Ｒ１
＝Ｃ１・Ｂｌ　＋　Ａｌを供給する。

バッファ回路５２〜５５は第２プロセツサ５９と共働し
、それらの中に生ずる信号をＡ２．　Ｂ２．　Ｃ２およ
びＲ２で示す。このプロセッサ５９は計算操作後、バッ
ファ回路５５に信号Ｒ２＝　Ｃ２・Ｂ２　＋　Ａ２を供
給する。

また、実際上バッファ回路５６および５７はダブルバッ
ファ回路を形成する。この場合、バッファ回路５６は信
号ｅ　（ｉ）の古い（ｏｌｄ）値と新しい（ｎｅｗ）値
を含み、バッファ回路５７は信号ｄ　（ｉ）の古い（ｏ
ｌｄ）値と新しい（ｎｅｗ）値を含む。

次に、第８ａ図ないし第８ｄ図に示す信号の流れに対し
てどのような計算が行われるのかの概要を示す。ここで
、表記法Ｘ４−Ｙはバッファｙの信号がバッファＸに転
送されることを示す。

第８ａ図：　ｅ　（ｉ）　（ｎｅｗ）＋Ｋ１　；　Ｂ１
＝　ｄ　（ｉ−１）　；　Ｃ１４−Ｋ”（ｉ）　；　Ａ
１４−　ｅ　（ｉ）　（ｏｌｄ）　；　５８により計算
；Ｒ１＝ＣＩ　−８１＋ＡＩ。

第８ｂ図：ｄ（ｉ＋１）←Ｒ２ｉ　Ｂｌ←Ｒ１；　Ｃ２
←Ｋｂ（ｉ）；＾２←ｄ（ｉ−１）；５９により計算；
Ｒ２＝Ｃ２・Ｂ２＋Ａ２゜第８ｃ図：ｅ（ｉ−１）←Ｒ
１；Ｂ１←ｄ（ｉ）；Ｃ１←に畠（ｉ−１）　；　Ａ１
４−　ｅ　（ｉ＋１）　：　５Ｂにより計算：　Ｒ１＝
Ｃ１・Ｂ１＋＾１゜ 第８ｄ図：　ｄ　（ｉ）　（ｎｅｗ）　←Ｒ２：　Ｂ２
＝Ｒ１；　Ｃ２４−Ｋ’（ｉ　＋１）　；　Ａ２”　ｄ
　（ｉ）　（ｏｌｄ）　；　５９により計算；Ｒ２＝Ｃ
２・Ｂ２　＋　Ａ２゜ これら４つの計算後は式（３）ないしく６）の結果は既
知であり、次の信号サンプルに対する計算を行うことが
できる。また、それぞれの計算用にはことごとく独立し
た信号を使用しているため、第８ａ図および第８ｂ図に
示す計算は同時に実施することができ、第８ｃ図および
第８ｄ図に示す計算も同時に行うことができること明ら
かである。プロセッサ５８および５９の各々は、各ダブ
ル　フィルタ段に対し利用可能なプロセッサが１つだけ
の場合における４つの計算の代わりに、１サンプリング
インタ一バル期間中に２つの計算を行うのみでよく、し
たつかで実際に、より低速のプロセッサを使用すること
が可能となる。

本発明は第１図に示すような２乗算器格子形フィルタ段
において実現することに限定されるものではなく、前述
のニー・エッチ・グレイ（Ａ、Ｉｌ、Ｇｒａｙ）および
ジエー・ディー・マーケル（Ｊ、Ｄ、Ｍａｒｋｅｌ）に
よる論文の第３図および第４図に示されているような１
乗算器または４乗算器格子形フィルタ段において本発明
を使用することもできる。以下、これら他のフィルタ段
のいくつかにつき、どのようにして本発明を実現しうる
かを簡略に説明することにする。

第９図は、１つの乗算器６１．３つの加算回路６２゜６
３、６４および遅延段６５を有する格子形フィルタ段を
示す。この場合は出力信号ｅ（ｉ−１）（ｎ）およびｄ
　（ｉ）　（ｎ）に対し次式が成立する。

ｅ　（ｉ−１）　（ｎ）　＝　ｅ　（ｉ）　（ｎ）　＋
Ｋ（ｉ）　（ｎ）［ｅ　（ｉ）　（ｎ）　−ｄ　（ｉ−
１）　（ｎ−１）　］　　−（７）ｄ　（ｉ）（ｎ）＝
　ｋ　（ｉ）　［ｅ　（ｉ）（ｎ）　−ｄ　（ｉ−１）
（ｎ−１）］＋　ｄ　（ｉ−１）　（ｎ−１）　　　　
　　　　　　・・・（８）これらの式は第２図に関し説
明した方法で第９ｂ図に示すダイヤグラムにより表わす
ことができる。この図は、第９ａ図に示す格子形フィル
タを構成する段においては、例えばｅ　（ｉ）は前のサ
ンプリング　インターバル期間中の信号ｄ（ｉ）に従属
するだけでなく、同じサンプリング　インターバル期間
中の信号ｅ（ｉ＋１）にも従属するため、並列に信号を
処理することは簡単にはできないことを示している。し
かし、第９ｂ図に示すダイヤグラムは、第９ｃ図に示す
ダイヤグラムに再配置することができる。これから分か
るように、ｅ　（ｉ−１）（ｎ）およびｄ　（ｉ）　（
ｎ）は隣りの段の同じサンプルインターバル期間中は信
号ｅ　（ｉ）　（ｎ）およびｄ　（ｉ＋１）（ｎ）のみ
に従属し、それ以外に対しては前のサンプル　インター
バル期間中に計算された既知の例えば、メモリから読出
すことのできる信号のみに従属する。したがって、本発
明によるときは、偶数のこれらフィルタ段、例えば、２
つの段を常にダブル　フィルタ段に併合することができ
、かつすべてのダブル　フィルタ段をそれらの個別プロ
セッサにより並列に処理することができる。また、言う
には及ばないが、２Ｎ個の段を有するフィルタの場合に
は、入力と出力間に最大Ｎサンプルの遅延が生ずること
になる。

第９ａ図に示すフィルタ段は、段ｉ＋１および段ｉを縦
続接続し、かつ遅延素子６５を段ｉから段ｉ＋１の信号
ｅ　（ｉ　＋　１）　（ｎ）用の入力のすぐ後に位置す
るトップ　フィルタブランチに転移させることにより、
第４図の場合と同じような方法で併合することができる
。

第１０図は４つの乗算器７０ないし７３．２つの加算器
７４．７５および遅延段７６を含む格子形フィルタ段を
示す。これらのフィルタ段の出力信号に対しては次の関
係が成立する。

ｅ　（ｉ−１）　＝ｃｏｓδ（ｉ）・　ｅ（ｉ）（ｎ）
−ｓｉｎδ（ｉ）　・ｄ　（ｉ−１）　（ｎ−１）　　
　　　・”（９）ｄ　（ｉ）　（ｎ）　＝ｓｉｎδ（ｉ
）　・ｅ　（ｉ）　（ｎ）十ｃｏｓδ（ｉ）　・ｄ　（
ｉ−１）　（ｎ−１）　　　　−（Ｉｎ）これらの式も
第１０ｂ図に示すダイヤグラムにより表示することがで
きる。この場合も、このダイヤグラムを再配置したとき
は、ｅ　（ｉ　　１）　（ｎ）およびｄ　（ｉ）　（ｎ
）は同じサンプル　インターバル期間中は隣接する１つ
のフィルタ段の信号にのみ従属し、またそれ以外に対し
ては、メモリから読出すことの可能な前のサンプル　イ
ンターバルからの信号に従属する。したがって、本発明
によるときは、第１０ａ図に示すフィルタ段の２つを１
つの関連処理ユニットを有する１つのダブル　フィルタ
段に併合させることができる。この場合にも、すべての
ダブル　フィルタ段は各々それら自体の処理ユニットを
有し、並列に作動することが可能である。

最後に、第１１ａ図は２つの乗算器８０．８１．２つの
加算回路８２．８３および遅延回路８４を有する格子形
フィルタ段の第３変形例を示す。この場合も、第９図お
よび第１０図に示したものと同じようにして、次式から
第１１ｂ図に示すダイヤグラムを抽出することができる
。

ｅ　（ｉ−１）　（ｎ）　＝ｅ（ｉ）　（ｎ）　＋ｄ（
ｉ−１）　（Ｋ”　（ｉ）　＋　Ｋｂ（ｉ））　”（Ｉ
ｆ）ｄ　（ｉ）　（ｎ）　＝　ｄ　（ｉ−１）　（ｎ−
１）　　　　　　　　　　”　・・・Ｇ２）また、この
ダイヤグラムは、第１１ｃ図から分かるように本発明を
実現するのに適したダイヤグラムに再配置することがで
きる。

最後に、本発明の実現は、オール・ポール再帰的格子フ
ィルタに限定されるものでな（、例えば、第１２図に示
すような形状を有するボール・ゼロフィルタ構造による
こともできる。すべてのフィルタ段の出力信号ｄ　（ｉ
）　（ｎ）に常に重みをつけ、これらを加算して出力信
号ｙ　（ｍ）を構成するようにしたこの種格子形フィル
タに関しては、１９８０年２月発行の音響、音声および
信号処理に関するＩＥＥＥ会報（ＩＥＥＥ　Ｔｒａｎｓ
ａｃｔｉｏｎｓ　ｏｎ　Ａｃｏｕｓｔｉｃｓ、　５ｐｅ
ｅｃｈａｎｄ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ）
＋　Ｖｏｌ、＾５ｓｐ２８．　Ｎα１に掲載のディー・
パリク（Ｄ、　Ｐａｒｉｋｈ）、エム　アホメド（Ｍ、
　Ａｈｍｅｄ）およびニス・ディー・スターンズ（Ｓ、
Ｄ、　５ｔｅａｒｎｓ）による論文“再帰的フィルタに
関する適応形ラチスアルゴリズム（Ａｎ　ａｄａｐｔｉ
ｖｅｌａｔｔｉｃｅ　ａｌｇｏｒｉｔｈｍ　ｆｏｒ　ｒ
ｅｃｕｒｓｉｖｅ　ｆｉｌｔｅｒｓ）”により公知であ
る。

このようなフィルタにおいても、格子形フィルタを介し
て利用可能なフィルタを順次的にランさせるのにはサン
プル　インターバルが短かすぎるという問題が生じ、し
たがって、その場合には本発明を使用することが得策と
いえる。しかしながら、ｙ　（ｎ）の計算に対して、す
べてのフィルタ段のすべての信号ｄ　（ｉ）（ｎ）　（
ここでｉ＝１ないし２Ｎ）が時間ｎに使用可能でなけれ
ばならないという問題がある。例えば、これは段２Ｎの
信号ｄ（２Ｎ）　（ｎ）は、信号ｄ　（ｉ）　（ｎ）が
計算されるまで、Ｎサンプル　インターバルの間記憶さ
れていなければならず、これはＮシンボル　インターバ
ルの最大遅延を有する本発明の基本的考え方により達成
される。

この問題を解決するため、第１３図にその概略を示すよ
うな構造を使用することができる。図においては、明瞭
のため、本発明格子形フィルタのダブル　フィルタ段を
Ｎ個の単一段９０−１ないし９０−Ｎとして表示しであ
る。ここで、Ｎ個のダブルフィルタ段の出力信号を記憶
させるには、図に明示するようにＮ２／２の記憶場所９
１−１ないし９１−Ｎを必要とする。段Ｎの信号は、段
１の信号における１インターバルの間のみに対してＮサ
ンプル　インターバルの間記憶されなければならない。

また、常に各列内の最後の記憶場所９１にある重みを付
けられた出力信号ｖ　（Ｎ）ないしｖ（１）は加算され
て、出力信号ｙ　（ｎ）を生ずる。このＮ個の出力信号
の加算も常に１サンプル　インターバル間に行われなけ
ればならないが、これは通常Ｎの値が大きい場合でも大
きな問題を生ずることはない。

本発明による方法で構成した格子形フィルタは適応性フ
ィルタとして使用することもできる。このような場合、
係数はフィルタ段の所定の適応アルゴリズムの援助のも
とフィルタ段の出力信号をベースにして調整する。この
係数調整は単一サンプル　インターバルにおけるフィル
タ段のすべての出力信号をベースにして行われる。この
ことは、第１３図に示すフィルタの場合のように、適応
アルゴリズムを用いてこれらの信号を処理するため、段
Ｎの出力信号はＮサンプル　インターバルの間記憶され
なければならず、Ｎ２／２記憶場所の記憶スペースを必
要とし、したがって、段１の出力信号が導出される時間
ｎに前のフィルタ段２ないしＮのすべての出力信号も使
用可能となることを意味する。

しかしながら、本発明格子形フィルタの一実施例のよう
に、格子形フィルタを適応しうるよう設計し、各サンプ
ル　インターバルごとに係数を調整するのでなく、Ｎサ
ンプル　インターバルごとに調整するだけでよいように
した場合はＮ個の記憶場所を付加するのみで充分である
。この場合には、各対の段に単一の記憶場所が割当てら
れ、段ｉから発出する信号はｉサンプル　インターバル
の間記憶場所ｉに保留されるので、Ｎインターバルの後
には、時間ｎにすべての記憶場所にフィルタ段よりの信
号が生ずる。また、この代わりに、Ｎ以上の記憶場所を
与え、各グループを１以上のメモリにリンクさせること
もできる。この場合は、所定数のサンプル　インターバ
ルの聞出力信号を記憶するよう前記メモリを設計し、異
なる数のサンプル　インターバルの後周期的に係数を再
調整するよ・うにする。

例えば、Ｎインターバルにつき一度だけのようなフィル
タ係数の再調整は実用上きわめて好都合である。すなわ
ち、この場合は、係数を調整する際に生ずる転移現象は
、係数をあらためて再調整する前に消滅した位置にある
ことによる。最後に、本発明による格子形フィルタの構
造により、このフィルタは直接形状１フイルタ（ｄｉｒ
ｅｃｔ　ｆｏｒｎ　１ｆｉｌｔｅｒ）に変形することが
できる。本発明によるときは、フィルタの内部構造が悪
影響を受けることはない。第４図示フィルタに関してい
えば、直接形状１は係数に′″をゼロ（ｎｉｌｌ）に減
らすことにより得ることができる。直接形状１フイルタ
に関する幅広い論議については、プレンティス　ホール
（Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ）、　１９７４＋　４１
ページに掲載のシー・アール・ラビナー（Ｃ，Ｒ，Ｒａ
ｂｉｎｅｒ）およびビー・ゴールド（Ｂ、Ｇｏｌｄ）に
よる論文“デジタル信号処理の理論と応用（Ｔｈｅｏｒ
ｙ　ａｎｄ　Ａｐｐｌｉｃａｔｉｏｎ　ｏｆＤｉｇｉｔ
ａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ）″を参照
されたい。

２Ｎ個のフィルタ段を有する格子形フィルタの並列処理
については、“一般の”ダブル　フィルタ段に関して上
述したが、基本的には他の偶数個の隣接する一般形フィ
ルタ段、例えば４個または６個のフィルタ段を単一グル
ープに併合し、少なくとも１つのプロセッサを含む単一
処理ユニットを用いて集団的にそれらを処理するように
することもできる。グループが２つのフィルタ段でなく
それ以上のフィルタ段を含み、２Ｎ個の段を有する格子
形フィルタの場合のＮグループの代わりにＰ個のグルー
プ（ＰＡＮ）が存在する場合は、第１３図の説明で分か
るように、このフィルタに対しては、Ｎ２／２のメモリ
の代わりにＰ２／２のメモリを必要とする。この場合に
はＰ個より少なくない記憶場所を有する適応性格子形フ
ィルタを与える必要がある。フィルタの段数は、フィル
タ段の一部を本発明方法によりグループ化し、残りのフ
ィルタ段を一般の方法で逐次的に処理することができる
ので、必ずしも偶数である必要はない。したがって、濾
波しようとする信号のサンプリング速度および使用する
処理ユニットの速度に応じて、最適数の処理ユニットを
選定することができ、したがって各応用に対し最適な価
格性能比を実現することが可能となる。

【図面の簡単な説明】

第１図は２Ｎ個の段を有する再帰的格子形フィルタの既
知の形状を示す図、 第２図は位置と時間の関数としての第１図示フィルタ内
の信号の流れを示す図、 第３図は位置と時間の関数としての第１図示フィルタ内
の信号の流れの他の例を示す図、第４図は本発明格子形
フィルタの群のフィルタ段において第３図に示す信号の
流れを実現するための任意選択回路の概略図、 第５図は処理ユニット内で完全に実現した第４図示フィ
ルタの任意選択実施例を示す図、第６図はクロック　パ
ルス　サイクル期間中における第５図示処理ユニット内
の状態の論理テーブルを示す図、 第７図は第５図に示すような２つの連続的処理ユニット
用流れ図、 第８ａ図ないし第８ｄ図は第５図示処理ユニットの種々
の実施例を示す４つの概要図、第９ａ図は格子形フィル
タの段の第２の形状を示す図、 第９ｂ図は第９ａ図示フィルタに関する位置と時間の関
数としてのフィルタ内の信号の流れを示す図、 第９ｃ図は本発明手法により表示した位置と時間の関数
としての第９ａ図示フィルタ内の信号の流れを示す図、 第１０ａ図は格子形フィルタの段の第３の形状を示す図
、 第１０ｂは位置と時間の関数としての第１０ａ図示フィ
ルタ内の信号の流れを示す図、 第１０ｃ図は本発明手法により表示した位置と時間の関
数としての第１０ａ図示フィルタ内の信号の流れを示す
図、 第１１ａは格子形フィルタの段の第４の形状を示す図、 第１１ｂ図は位置と時間の関数としての第１１ａ図示フ
ィルタ内の信号の流れを示す図、 第１１ｃ図は本発明手法により表示した位置と時間の関
数としての第１１ａ図示フィルタ内の信号の流れを示す
図、 第１２図はポール・ゼロ　フィルタ形状で連繋作動する
再帰的格子形フィルタを示す図、第１３図は本発明形状
での第１２図示フィルタを示す図である。 １．２・・・ブランチ ３、４．６１．７０．７１．７２．７３．８０．８１・
・・乗算器５、６．６２．６３．６４．７４．７５．８
２．８３・・・加算器７、６５．７６、８５・・・遅延
段 ２０〜３４．４０〜５７・・・バッファ回路３５、５８
．５９・・・プロセッサ ９０−１〜９０−Ｎ・・・段 ９１−１〜９１−Ｎ・・・記憶場所 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン ＦＩＧ、１ ！！ Ｆｉｔ）、２ ｅｌｉｎｌ　　　　　　　　　　　　　　　　　　＊１
−２＋ｎ−１１Ｆ１６．３ ＦＩ６．５ ｕｆｆｅｒ

Claims (1)

1. 【特許請求の範囲】 １、各々入力信号を受信する対の入力と出力信号を供給
   する対の出力とを有する複数の同じ段を含み、これらの
   段を縦続配置に接続するとともに、前記各段は相互に連
   結した少なくとも２つのブランチにより形成し、これら
   のブランチの少なくとも１つに遅延手段を設け、かつ複
   数の連続する縦続配置フィルタ段により群を形成し、各
   群のフィルタ段の双方のブランチに遅延手段を設けて、
   第１ブランチの時間遅延が第２ブランチの時間遅延と等
   しくなるようにしたデジタル格子形フィルタにおいて、 各群は偶数の連続する縦続配置フィルタ段 を含むこと、各群は１サンプルインターバル期間中に２
   つの入力信号をベースにして２つの出力信号を計算する
   単一の処理ユニットを含むのみであり、連続する群の処
   理ユニットにより異なるサンプル時間に対する出力信号
   を計算するようにしたことを特徴とするデジタル格子形
   フィルタ。 ２、該フィルタを各々偶数のフィルタ段によりなる複数
   の同じ段により形成したことを特徴とする請求項１記載
   のデジタル格子形フィルタ。 ３、偶数を２としたことを特徴とする請求項２記載のデ
   ジタル格子形フィルタ。 ４、連続する群の処理ユニットにより連続するサンプル
   時間における出力信号を計算するようにしたことを特徴
   とする請求項３記載のデジタル格子形フィルタ。 ５、１つの処理ユニット内に２つのプロセッサを含み、
   前記プロセッサの各々によりサンプルインターバル期間
   中に１つの出力信号を 計算するようにしたことを特徴とする請求項４記載のデ
   ジタル格子形フィルタ。 ６、群の第１ブランチはその第１入力と第１出力との間
   の直列配置内に、第１入力信号を１サンプルインターバ
   ル遅延させる第１遅延 回路と、第１加算回路と、第２加算回路とを含むこと、
   第２ブランチはその第１入力と第２出力との間の直列配
   置内に、第３加算回路と、第２入力信号を１サンプルイ
   ンターバ ル遅延させる第２遅延回路と、第４加算回路とを含むこ
   と、第１加算回路において第１係数で乗算された第２遅
   延回路の出力信号を遅延第１入力信号に加算すること、
   第４加算回路において第２係数で乗算された第１加算回
   路の出力信号を第２遅延回路の出力信号に加算すること
   、第２加算回路において第３係数で乗算された第２入力
   信号を第１加算回路の出力信号に加算すること、第３加
   算回路において第４係数で乗算された第２加算回路の出
   力信号を第２入力信号に加算することを特徴とする請求
   項４または５に記載のデジタル格子形フィルタ。 ７、該格子形フィルタはＰ群のフィルタ段を含むこと、
   Ｐ＾２／２のメモリを具えること、各群のフィルタ段ｉ
   （１≦ｉ≦Ｐ）をｉ個のメモリの直列配置の入力に接続
   するとともに、直列接続内の連続するメモリを連続する
   サンプル時間に１つの群の出力信号を記憶するよう設計
   したこと、メモリの各直列配置の最後のメモリに記憶さ
   れた信号を格子形フィルタの最後の群（１）の出力信号
   と加算する手段を具えたことを特徴とする請求項１ない
   し６のいずれかに記載のデジタル格子形フィルタ。 ８、該格子形フィルタはＰ群のフィルタ段を含むこと、
   少なくともＰ個のメモリを具え、各群を所定数のサンプ
   ルインターバルの間関 連の群の出力信号を記憶するよう配置した少なくとも１
   つのメモリに接続したこと、第２所定数のサンプルイン
   ターバルの後、群の 係数をその位置に蓄積された信号値にもとづいてアダプ
   トし調整する手段を設けたことを特徴とする請求項１〜
   ６のいずれかに記載のデジタル格子形フィルタ。 ９、フィルタ段の群の数およびメモリの数をＮに等しく
   し、各群をｉサンプルインターバ ルの間関連の群ｉ（１≦ｉ≦Ｎ）の出力信号を記憶する
   よう設計した１つのメモリに結合したこと、Ｎサンプル
   インターバルの後係 数を調整するようにしたことを特徴とする請求項８記載
   のデジタル格子形フィルタ。