JPS6097631A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6097631A JPS6097631A JP58205172A JP20517283A JPS6097631A JP S6097631 A JPS6097631 A JP S6097631A JP 58205172 A JP58205172 A JP 58205172A JP 20517283 A JP20517283 A JP 20517283A JP S6097631 A JPS6097631 A JP S6097631A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor
- package
- lead terminal
- main body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パンケージ内に半導体素子を収納し従来のセ
ラミック・パッケージ型半埠体装置は第１図の断面図に
示すように、パッケージ本体１の一主面に形成された半
導体素子収納部１ａに半導体素子２を配置し、この半導
体素子２とパッケージ本体１に一部埋設されたリード端
子３とをボンディングワイヤ４により電気的に接続した
後、半導体素子収納部１ａを封止蓋５により封止した構
造である。しかしながら、このような構成の半導体装置
では半導体素子中央に配置された電極パッドとリード端
子を電気的に接続する場合ワイヤが長くなり、ワイヤの
たるみなどによって隣接するワイヤと短絡することがあ
る。寸だ、’ｌ／−ｊｉ’、（体索子の微細化、高集積
化が進むにつれて、半導体素子の機能も増し、電極バッ
トの数も増加する。このような半導体素子を従来と同一
寸法のパンケージ構造に収納する場合、リード端子の幅
寸法を従来のものより小さくして、高密度に配置しなけ
ればならない。しかし、ワイヤボンディングの作業精度
によるボンディング不良や隣接するワイヤの短絡を防止
するには、リード幅寸法の低減にも限度がある。このた
め、従来の半導体装置では、電極パット数が増加するに
つれて、半導体装性寸法を大きくして、リード端子数を
増加させることで、微細化、高集積化に対応しており、
大型化が避けられなかった。
ラミック・パッケージ型半埠体装置は第１図の断面図に
示すように、パッケージ本体１の一主面に形成された半
導体素子収納部１ａに半導体素子２を配置し、この半導
体素子２とパッケージ本体１に一部埋設されたリード端
子３とをボンディングワイヤ４により電気的に接続した
後、半導体素子収納部１ａを封止蓋５により封止した構
造である。しかしながら、このような構成の半導体装置
では半導体素子中央に配置された電極パッドとリード端
子を電気的に接続する場合ワイヤが長くなり、ワイヤの
たるみなどによって隣接するワイヤと短絡することがあ
る。寸だ、’ｌ／−ｊｉ’、（体索子の微細化、高集積
化が進むにつれて、半導体素子の機能も増し、電極バッ
トの数も増加する。このような半導体素子を従来と同一
寸法のパンケージ構造に収納する場合、リード端子の幅
寸法を従来のものより小さくして、高密度に配置しなけ
ればならない。しかし、ワイヤボンディングの作業精度
によるボンディング不良や隣接するワイヤの短絡を防止
するには、リード幅寸法の低減にも限度がある。このた
め、従来の半導体装置では、電極パット数が増加するに
つれて、半導体装性寸法を大きくして、リード端子数を
増加させることで、微細化、高集積化に対応しており、
大型化が避けられなかった。
発明の目的
本発明は、上記従来例の問題点に鑑みてなされたもので
、半導体装置のパッケージ構造を犬型化することなく多
機能化された半導体素子を収納し、またワイヤ干渉など
による不良を減少させることを可能にした半導体装置を
提供するものである。
、半導体装置のパッケージ構造を犬型化することなく多
機能化された半導体素子を収納し、またワイヤ干渉など
による不良を減少させることを可能にした半導体装置を
提供するものである。
発明の構成
上記目的を達成するために、末完Ｆ３Ａは、内部配線用
のリード端子が半導体素子上に跨がるパッケージ絶縁体
部に配置されているところにあシ、これにより、リード
端子の多数化が可能になる。
のリード端子が半導体素子上に跨がるパッケージ絶縁体
部に配置されているところにあシ、これにより、リード
端子の多数化が可能になる。
実施例の説明
以下、図面により本発明の実施例を詳細に説明する。第
２図は、本発明の一実施例の構成を示す平面図であり、
第３図は、第２図におけるＡ −Ａ／断面図である。６
はパッケージ本体のセラミック枠体であり、その−主面
に半導体素子収納部６ａが形成され、半導体素子７がこ
の半導体素子収納部６ａに配置されている。半導体素子
収納部６ａはセラミック板６ｂの一生面にメタライズす
ることによって半導体素子を搭載することを可能として
いる。また半導体素子収納部６ａｌｄパツケージ木休６
とセラミック板６ｂとを接着すること忙より形成されて
いるパッケージ封入工程をのべると、まず、このセラミ
ック板６ｂのメタライズ而に半導体素子７を比較的作業
温度の高いＡｕ−８ｉ共晶合金（共晶温度が約３７０℃
）による共晶合金法で接着し、次にパッケージ本体６と
セラミック板６ｂを、共晶合金法よりも充分に作業温度
の低い等電Ａｑペースト（硬化温度が１５０℃〜２ｏｏ
℃）による導電性接着剤法または６対４の比率を有する
５ＱＬ−Ｐｂペースト（溶融温度が約１８０℃）による
はんだ法で接着する。８ａおよび８ｂは、それぞれ、リ
ード端子であり、そのうちの一方のリード端子８ａはそ
の一部がパッケージ本体６に埋設されていて、一端が外
方へ延び且つ他端が半導体素子収納部６ａ内で半導体素
子７の所定電極パッドとボンディングワイヤ９により電
気的に接続されている。また、他方のリード端子８ｂは
その一部がパッケージ本体６に埋設されていて、一端が
同パッケージ外方へ延び日つ他端が半導体素子７上に位
置するように成形されており、半導体素子７とボンディ
ングワイヤ９により電気的に接続されている。なお、本
実施例では、半導体素子７上のリード端子８ｂは、２段
の積層であるが、単層でもよい。１ｏは封止蓋であり、
パッケージ本体６の半導体素子収納部６ａを封止してい
る。この封止には、導電性接着剤法またははんだ法で封
止蓋１０とパッケージ本体６を接着するのであるが、接
着するときは半導体素子収納部６ａがパッケージ本体６
からはく離しないように十分に１足させておかなければ
ならない。
２図は、本発明の一実施例の構成を示す平面図であり、
第３図は、第２図におけるＡ −Ａ／断面図である。６
はパッケージ本体のセラミック枠体であり、その−主面
に半導体素子収納部６ａが形成され、半導体素子７がこ
の半導体素子収納部６ａに配置されている。半導体素子
収納部６ａはセラミック板６ｂの一生面にメタライズす
ることによって半導体素子を搭載することを可能として
いる。また半導体素子収納部６ａｌｄパツケージ木休６
とセラミック板６ｂとを接着すること忙より形成されて
いるパッケージ封入工程をのべると、まず、このセラミ
ック板６ｂのメタライズ而に半導体素子７を比較的作業
温度の高いＡｕ−８ｉ共晶合金（共晶温度が約３７０℃
）による共晶合金法で接着し、次にパッケージ本体６と
セラミック板６ｂを、共晶合金法よりも充分に作業温度
の低い等電Ａｑペースト（硬化温度が１５０℃〜２ｏｏ
℃）による導電性接着剤法または６対４の比率を有する
５ＱＬ−Ｐｂペースト（溶融温度が約１８０℃）による
はんだ法で接着する。８ａおよび８ｂは、それぞれ、リ
ード端子であり、そのうちの一方のリード端子８ａはそ
の一部がパッケージ本体６に埋設されていて、一端が外
方へ延び且つ他端が半導体素子収納部６ａ内で半導体素
子７の所定電極パッドとボンディングワイヤ９により電
気的に接続されている。また、他方のリード端子８ｂは
その一部がパッケージ本体６に埋設されていて、一端が
同パッケージ外方へ延び日つ他端が半導体素子７上に位
置するように成形されており、半導体素子７とボンディ
ングワイヤ９により電気的に接続されている。なお、本
実施例では、半導体素子７上のリード端子８ｂは、２段
の積層であるが、単層でもよい。１ｏは封止蓋であり、
パッケージ本体６の半導体素子収納部６ａを封止してい
る。この封止には、導電性接着剤法またははんだ法で封
止蓋１０とパッケージ本体６を接着するのであるが、接
着するときは半導体素子収納部６ａがパッケージ本体６
からはく離しないように十分に１足させておかなければ
ならない。
発明の詳細
な説明したように、本発明は、半導体素子上にも半棒体
素子吉接続可能にリード端子を配置することにより、半
導体装置を小型化し、プリント基板等に収り付ける際の
専有面積を減少させて高密度実装を可能にしている。ま
た、リード端子の幅寸法を小さくすることなく、多機能
化された半導体素子を搭載でき、ワイヤ相互の干渉によ
る短絡をも防止し、信頼性を向上させることができる。
素子吉接続可能にリード端子を配置することにより、半
導体装置を小型化し、プリント基板等に収り付ける際の
専有面積を減少させて高密度実装を可能にしている。ま
た、リード端子の幅寸法を小さくすることなく、多機能
化された半導体素子を搭載でき、ワイヤ相互の干渉によ
る短絡をも防止し、信頼性を向上させることができる。
第１図は従来の半導体装置の断面図、第２図および第３
図は末完（ト）の一実施例を示す図であり、第２図は本
発明の構成を示す平面図、第３図はそのＡ −Ａ／ 断
面図である。 ６・・・・・・パッケージ本体、６ａ・・・・・・半導
体素子収納部、６ｂ・・・・・・セラミック板、７・・
用事導体素子、８ａ、８ｂ・・・・・・リード端子、９
・・・・・・ボンディングワイヤ、１０・・・・・・封
止蓋。
図は末完（ト）の一実施例を示す図であり、第２図は本
発明の構成を示す平面図、第３図はそのＡ −Ａ／ 断
面図である。 ６・・・・・・パッケージ本体、６ａ・・・・・・半導
体素子収納部、６ｂ・・・・・・セラミック板、７・・
用事導体素子、８ａ、８ｂ・・・・・・リード端子、９
・・・・・・ボンディングワイヤ、１０・・・・・・封
止蓋。
Claims (1)
- 内部配線用のリード端子が半導体素子上に跨がるパッケ
ージ絶縁体部に配置されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205172A JPS6097631A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205172A JPS6097631A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097631A true JPS6097631A (ja) | 1985-05-31 |
Family
ID=16502611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205172A Pending JPS6097631A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097631A (ja) |
-
1983
- 1983-11-01 JP JP58205172A patent/JPS6097631A/ja active Pending
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