JPS6097748A - 複数ｏ次群チヤネル信号同期化装置 - Google Patents
複数ｏ次群チヤネル信号同期化装置Info
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- JPS6097748A JPS6097748A JP20664283A JP20664283A JPS6097748A JP S6097748 A JPS6097748 A JP S6097748A JP 20664283 A JP20664283 A JP 20664283A JP 20664283 A JP20664283 A JP 20664283A JP S6097748 A JPS6097748 A JP S6097748A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 230000015654 memory Effects 0.000 abstract description 21
- 238000012545 processing Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000011181 container closure integrity test Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- TVMXDCGIABBOFY-UHFFFAOYSA-N octane Chemical compound CCCCCCCC TVMXDCGIABBOFY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はディジタルデータ通信網における複数０次群信
号の同期化装置に関する。
号の同期化装置に関する。
現用のディジタル通信網では、第１図の概念図に示すよ
うに、局内の基準位相である８ ｋＨｚ位相情報を６４
ｋＨｚクロツクとともに、同一局内の各装置１−１−１
〜ｎに分配するクロック供給装置１−０を中心として中
央集中化クロックインタフェース系を採用している。こ
の中央集中化タロンクインクフェースについてＣＣＩＴ
Ｔ勧告Ｇ７０３を参照されたい。
うに、局内の基準位相である８ ｋＨｚ位相情報を６４
ｋＨｚクロツクとともに、同一局内の各装置１−１−１
〜ｎに分配するクロック供給装置１−０を中心として中
央集中化クロックインタフェース系を採用している。こ
の中央集中化タロンクインクフェースについてＣＣＩＴ
Ｔ勧告Ｇ７０３を参照されたい。
また、６４ Ｋｂｉ ｔ／ ｓのディジタル０次群信号
のフレーム構成としてＣＣＩＴＴ勧告によるＸ−５０フ
レ一ム構成方式が採用されている。この方式は、（６＋
２）エンベロープ構成の３．２ｋｂｉｔ ／ｓ 、 ６
．４ Ｋｂｉｔ／ｓ、あるいは１２．８Ｋｂｉｔ／ ｓ
の低速ベアラ信号を上記ディジタルθ次群信号にオーク
ナツト多重化変換する際のフレーム構成およびフレーム
パターンを規定したものであって、各オクテツトのフレ
ームビットにフレームパターンが挿入されている。
のフレーム構成としてＣＣＩＴＴ勧告によるＸ−５０フ
レ一ム構成方式が採用されている。この方式は、（６＋
２）エンベロープ構成の３．２ｋｂｉｔ ／ｓ 、 ６
．４ Ｋｂｉｔ／ｓ、あるいは１２．８Ｋｂｉｔ／ ｓ
の低速ベアラ信号を上記ディジタルθ次群信号にオーク
ナツト多重化変換する際のフレーム構成およびフレーム
パターンを規定したものであって、各オクテツトのフレ
ームビットにフレームパターンが挿入されている。
したがって、複数の０次群チャネルを処理する場合、時
分割多重処理するのがハード量および制御のやりやすさ
の点で優れている。
分割多重処理するのがハード量および制御のやりやすさ
の点で優れている。
ところで、複数のθ次群チャネルを時分割多重する方法
としては、各０次群チャネル単位にフレーム同期回路内
のフレームカウンタ出力によるアドレスによりデータを
メモリに書き込み、装置内部で作成したアドレスにより
全ての０次群チャネルに対応するメモリ内容を続出し、
それを同様に装置内部で作成したアドレスにより各０次
群チャネルを選択し多重化すればよい。
としては、各０次群チャネル単位にフレーム同期回路内
のフレームカウンタ出力によるアドレスによりデータを
メモリに書き込み、装置内部で作成したアドレスにより
全ての０次群チャネルに対応するメモリ内容を続出し、
それを同様に装置内部で作成したアドレスにより各０次
群チャネルを選択し多重化すればよい。
第２図はこの動作を行う従来例装置を示すブロック構成
図であり、図において２−１−１〜ｎはオクテツトデー
タをパラレルに展開するためのシリアル・パラレル変換
回路、２−２−１＝ｎは伝送路上タイミングを装置内タ
イミングに読み替えるためのエラスチックメモリ回路、
２−３−１〜ｎはパラレルデータを多重化するためのパ
ラレル・シリアル変換回路、２−４−１−ｎはｘ−５０
フレ一ム同期回路、２−５は装置内タイミングで読み替
えられた各０次群チャネル信号を多重化するためのセレ
クタ回路、２−６は局内クロック供給装置からの（６４
に＋８Ｋ）複合クロックに同期した装置内タイミングを
発生するためのタイミング発生回路、Ｄ１〜Ｄｎは入力
０次群チャネル信号、ＤＣ３ＣＬＫは局内クロック供給
装置から供給される（６４に＋８Ｋ）複合クロック、Ｍ
ＩＸ ＤＡＴＡは装置内タイミングに同期化した０次群
チャネル信号である。すなわち、従来例は第２図のブロ
ック図に示すように％Ｏ次群チャネル毎にＸ−５０フレ
一ム同期回路および伝送路上タイミングと装置内タイミ
ングの読み替え用メモリ回路であるエラスチックメモリ
回路、および各０次群チャネル対応のエラスチックメモ
リ出力を時分割多重するためのセレクタ回路が用いられ
ている。このように、従来の同期多重方式はＯ次群チャ
ネル毎の個別処理であるため回路規模が非常に大きくな
る欠点があった。
図であり、図において２−１−１〜ｎはオクテツトデー
タをパラレルに展開するためのシリアル・パラレル変換
回路、２−２−１＝ｎは伝送路上タイミングを装置内タ
イミングに読み替えるためのエラスチックメモリ回路、
２−３−１〜ｎはパラレルデータを多重化するためのパ
ラレル・シリアル変換回路、２−４−１−ｎはｘ−５０
フレ一ム同期回路、２−５は装置内タイミングで読み替
えられた各０次群チャネル信号を多重化するためのセレ
クタ回路、２−６は局内クロック供給装置からの（６４
に＋８Ｋ）複合クロックに同期した装置内タイミングを
発生するためのタイミング発生回路、Ｄ１〜Ｄｎは入力
０次群チャネル信号、ＤＣ３ＣＬＫは局内クロック供給
装置から供給される（６４に＋８Ｋ）複合クロック、Ｍ
ＩＸ ＤＡＴＡは装置内タイミングに同期化した０次群
チャネル信号である。すなわち、従来例は第２図のブロ
ック図に示すように％Ｏ次群チャネル毎にＸ−５０フレ
一ム同期回路および伝送路上タイミングと装置内タイミ
ングの読み替え用メモリ回路であるエラスチックメモリ
回路、および各０次群チャネル対応のエラスチックメモ
リ出力を時分割多重するためのセレクタ回路が用いられ
ている。このように、従来の同期多重方式はＯ次群チャ
ネル毎の個別処理であるため回路規模が非常に大きくな
る欠点があった。
本発明の目的は、上述の欠点を除去し複数のθ次群チャ
ネルの時分割多重処理によるハードウェア量の削減を達
成できる０次群信号同期化装置を提供することを目的と
する。
ネルの時分割多重処理によるハードウェア量の削減を達
成できる０次群信号同期化装置を提供することを目的と
する。
本発明の０次群信号同期化装置は、複数人力０次群チャ
ネルに対して６４ Ｋｂｉ ｔ／ ｓデータを多重化速
度と同一速度のユニバーサル信号に変換する手段と、こ
の変換する手段の出力を上記複数０次群チャネルの数だ
け多重化する手段と、この多重化する手段の出力を並列
に展開する手段と、この展開する手段の出力を装置内タ
イミングに同期させるエラスチック手段と、このエラス
チック手段への書き込みタイミングを与える時分割多重
処理形フレーム同期信号を発生する手段と、上記エラス
チック手段の出力を多重化するパラレル・シリアル変換
手段と、種々のタイミングを発生するための手段を備え
、上記複数の０次群チャネル信号の同期化を時分割多重
処理することを特徴とする。
ネルに対して６４ Ｋｂｉ ｔ／ ｓデータを多重化速
度と同一速度のユニバーサル信号に変換する手段と、こ
の変換する手段の出力を上記複数０次群チャネルの数だ
け多重化する手段と、この多重化する手段の出力を並列
に展開する手段と、この展開する手段の出力を装置内タ
イミングに同期させるエラスチック手段と、このエラス
チック手段への書き込みタイミングを与える時分割多重
処理形フレーム同期信号を発生する手段と、上記エラス
チック手段の出力を多重化するパラレル・シリアル変換
手段と、種々のタイミングを発生するための手段を備え
、上記複数の０次群チャネル信号の同期化を時分割多重
処理することを特徴とする。
以下に本発明の実施例装置について図面を参照して詳細
に説明する。
に説明する。
第３図は本発明の実施例装置を示すブロック構成図であ
り、図に示すように、本実施例装置は、局内クロック供
給装置からのクロックにより取り込んだ０次群チャネル
データＤ１〜Ｄｎを局内クロック供給装置からのクロッ
クに同期した多重化速度でユニバーサル信号として出力
するメモリ回路３−１−１＝ｎと、ｎ個の入力端子を有
しメモリ回路３−１−１〜ｎから出力されるユニバーサ
ル信号が入力端子に与えられ、このｎ個のユニバーサル
信号を順次選択するためのセレクタ３−２と、ｎ個の０
θ４ＪＩｒヂヤλ゛ル（１１号について時う′ｉ削ぐ処
理するフレーム同町回路３６と、セレクタ３２から出力
される多重化イ６１号をＯ次Ｊｌｌ’チャネル対応に８
ビ、トパラレルに展開するためのソリアル・パラレル変
１１Ｑ器３−３と、８１１１．１の入力端子を有しシリ
アル・パラレル変換器３−３の出力信号が入力端子に与
えられ、この８１１Ｍの入力信号をｘ−５０フレ一ム同
期回路３−６のフレームカウンタ出力により書き込み装
置内タイミングにより出力するエラスチックメモリ回路
３−４と、エラスチックメモリ回路３−４のパラレル出
力をシリアルデータに変換するだめのパラレル・シリア
ル変換器３−５と局内クロック供給装置からのクロック
を入力し、メモリ回路３−１−１〜ｎ、セレクタ３−２
、シリアル・パラレル変換器３−３、エラスチックメモ
リ回路３−４およびパラレル・シリアル変換器３−５に
与えるタイミングを生成するタイミング発生回路３−７
とがら構成されている。
り、図に示すように、本実施例装置は、局内クロック供
給装置からのクロックにより取り込んだ０次群チャネル
データＤ１〜Ｄｎを局内クロック供給装置からのクロッ
クに同期した多重化速度でユニバーサル信号として出力
するメモリ回路３−１−１＝ｎと、ｎ個の入力端子を有
しメモリ回路３−１−１〜ｎから出力されるユニバーサ
ル信号が入力端子に与えられ、このｎ個のユニバーサル
信号を順次選択するためのセレクタ３−２と、ｎ個の０
θ４ＪＩｒヂヤλ゛ル（１１号について時う′ｉ削ぐ処
理するフレーム同町回路３６と、セレクタ３２から出力
される多重化イ６１号をＯ次Ｊｌｌ’チャネル対応に８
ビ、トパラレルに展開するためのソリアル・パラレル変
１１Ｑ器３−３と、８１１１．１の入力端子を有しシリ
アル・パラレル変換器３−３の出力信号が入力端子に与
えられ、この８１１Ｍの入力信号をｘ−５０フレ一ム同
期回路３−６のフレームカウンタ出力により書き込み装
置内タイミングにより出力するエラスチックメモリ回路
３−４と、エラスチックメモリ回路３−４のパラレル出
力をシリアルデータに変換するだめのパラレル・シリア
ル変換器３−５と局内クロック供給装置からのクロック
を入力し、メモリ回路３−１−１〜ｎ、セレクタ３−２
、シリアル・パラレル変換器３−３、エラスチックメモ
リ回路３−４およびパラレル・シリアル変換器３−５に
与えるタイミングを生成するタイミング発生回路３−７
とがら構成されている。
次に、本実施例装置の動作について説明する。
ｎ個の０次」゛「チャネルデータＤ１〜Ｄｎは、まずメ
モリ回路３−１−１−ｎに与えられ、局内クロック供給
装置からの６４にクロックにより書き込まれ、タイミン
グ発生回路３−７で生成される多重化速度と同一速度の
クロックによりユニバーサル信号として読み出される。
モリ回路３−１−１−ｎに与えられ、局内クロック供給
装置からの６４にクロックにより書き込まれ、タイミン
グ発生回路３−７で生成される多重化速度と同一速度の
クロックによりユニバーサル信号として読み出される。
このユニバーサル信号はセレクタ回路３−２に与えられ
、タイミング発生口ｈ’＆ ３−７で生成される多重化
速度に対して１／８倍速のタイミングにより各０次群チ
ャネルについてオクテン１１位に順次選択され多重化さ
れる。
、タイミング発生口ｈ’＆ ３−７で生成される多重化
速度に対して１／８倍速のタイミングにより各０次群チ
ャネルについてオクテン１１位に順次選択され多重化さ
れる。
この多重化されたデータはシリアル・パラレル変換器３
−５に与えられ、タイミング発生回路３−７で生成され
るタイミングクロックにより８ビソトハラレルに展開さ
れる。この８ビツトパラレルデータはエラスチックメモ
リ回路３−４に与えられ、Ｘ−５０フレ一ム同期回路に
て生成されるフレームアドレスに従って書き込まれ、タ
イミング発生回路３−７で生成されるアドレスに従って
読み出される。
−５に与えられ、タイミング発生回路３−７で生成され
るタイミングクロックにより８ビソトハラレルに展開さ
れる。この８ビツトパラレルデータはエラスチックメモ
リ回路３−４に与えられ、Ｘ−５０フレ一ム同期回路に
て生成されるフレームアドレスに従って書き込まれ、タ
イミング発生回路３−７で生成されるアドレスに従って
読み出される。
エラスチックメモリ回路３−４の出力はパラレル・シリ
アル変換器３−５に与えられ、タイミング発生回路３−
７で生成される多重化速度のタイミングによりシリアル
データに変換される。
アル変換器３−５に与えられ、タイミング発生回路３−
７で生成される多重化速度のタイミングによりシリアル
データに変換される。
（発明の効果）
本発明は、０次群信号をユニバーザル信号に変換する手
段、および時分割処理によってｘ−５０フレ一ム同期を
とる手段を用いたことにより、各０次群チャネル信号の
同期化が時分割多重処理できるのでハード量を大幅に削
減することができ、複数θ次群チャネル信号の同期化回
路の簡易化を達成できる効果がある。
段、および時分割処理によってｘ−５０フレ一ム同期を
とる手段を用いたことにより、各０次群チャネル信号の
同期化が時分割多重処理できるのでハード量を大幅に削
減することができ、複数θ次群チャネル信号の同期化回
路の簡易化を達成できる効果がある。
第１図はディジタルデータ網における中央集中化クロン
フィンタフエース系を示す概念図。 第２図は従来例装置を示すブロック構成図。 第３図は本発明実施例装置を示すブロック構成図。 ■−０・・・クロック供給装置、ｌ−１−１＝ｎ・・・
局内装置、１−２・・・ディジタル０次群回線、１−３
・・・基準位相回線、２−１−１〜ｎ・・・シリアル・
パラレル変換回路、 ２−２−１−ｎ ＝−エラスチッ
クメモリ、 ２−３−１−ｎ・・・パラレル・ソリアル
変換回路、２−４−１＝ｎ・・・Ｘ−５０フレ一ム同期
回路、２−５・・・セレクタ回路、２−６・・・タイミ
ング発生回路、 ３−１−１＝ｎ・・・メモリ回路、３
−２・・・セレクタ、３−３・・・シリアル・パラレル
変換器、３−４・・・エラスチックメモリ回路、３−５
・・・パラ１／／Ｌ／・シリアル変換器、３−６・・・
ｘ−５０フレ一ム同期回路、３−７・・・タイミング発
生回路、Ｄ１〜Ｄｎ・・・入力０次群チャネル信号、Ｄ
Ｃ５ＣＬＫ・・・複合クロック、ＭｔｌＸ ＤＡＴＡ・
・・同期化θ次群チャネル信号。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ＭＳ １ 図 蔦２図
フィンタフエース系を示す概念図。 第２図は従来例装置を示すブロック構成図。 第３図は本発明実施例装置を示すブロック構成図。 ■−０・・・クロック供給装置、ｌ−１−１＝ｎ・・・
局内装置、１−２・・・ディジタル０次群回線、１−３
・・・基準位相回線、２−１−１〜ｎ・・・シリアル・
パラレル変換回路、 ２−２−１−ｎ ＝−エラスチッ
クメモリ、 ２−３−１−ｎ・・・パラレル・ソリアル
変換回路、２−４−１＝ｎ・・・Ｘ−５０フレ一ム同期
回路、２−５・・・セレクタ回路、２−６・・・タイミ
ング発生回路、 ３−１−１＝ｎ・・・メモリ回路、３
−２・・・セレクタ、３−３・・・シリアル・パラレル
変換器、３−４・・・エラスチックメモリ回路、３−５
・・・パラ１／／Ｌ／・シリアル変換器、３−６・・・
ｘ−５０フレ一ム同期回路、３−７・・・タイミング発
生回路、Ｄ１〜Ｄｎ・・・入力０次群チャネル信号、Ｄ
Ｃ５ＣＬＫ・・・複合クロック、ＭｔｌＸ ＤＡＴＡ・
・・同期化θ次群チャネル信号。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ＭＳ １ 図 蔦２図
Claims (1)
- 【特許請求の範囲】 （１１複数人力０次群チャネルに対し７６４Ｋｂｉｔ／
ｓデータを多重化速度と同一速度のユニバーサル信号に
変換する手段と、 この変換する手段の出力を上記複数θ次群チャネルの数
だけ多重化する手段と、 この多重化する手段の出力を並列に展開する手段と、 この展開する手段の出力を装皺内タイミングに同期させ
るエラスチック手段と、 このエラスナック手段への書き込みタイミングを与える
時分割多重処理形フレーム同期信号を発生する手段と、 上記エラスチック手段の出力を多重化するパラレル・シ
リアル変換手段と、 上記変換する手段、上記多重化する手段、上記展開する
手段、上記エラスチック手段、上記フレーム同期信号を
発生する手段および上記パラレル・シリアル変換手段に
タイミングを発生する手段と を備えたことを特徴とする複数０次群チャネル信号同期
化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20664283A JPS6097748A (ja) | 1983-11-01 | 1983-11-01 | 複数ｏ次群チヤネル信号同期化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20664283A JPS6097748A (ja) | 1983-11-01 | 1983-11-01 | 複数ｏ次群チヤネル信号同期化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097748A true JPS6097748A (ja) | 1985-05-31 |
Family
ID=16526730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20664283A Pending JPS6097748A (ja) | 1983-11-01 | 1983-11-01 | 複数ｏ次群チヤネル信号同期化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097748A (ja) |
-
1983
- 1983-11-01 JP JP20664283A patent/JPS6097748A/ja active Pending
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