JPS61100855A - デ−タバツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は入力されたデータを一旦記憶し、記憶したデ
ータを複数の装置に出力するデータ・ζソファ装置に関
するものである。

「従来の技術」 従来、入力されたデータを一旦記憶し、記憶したデータ
を複数の装置に出力するデータノくツファ装置において
は、複数の装置対応に各装置専用データバッファが設け
られていた。この場合それぞれの装置専用データバッフ
ァのデータバッファ量は、対応する装置だけにデータが
送られて来た場合に必要なデータバッファ量となる。し
かしながら入力データは一定の速度以下のデータ転送し
か行われないため、各装置専用のデータバッファを設け
ても、ある装置に偏ってデータ転送が行われた時には、
その他の装置専用データバッファは空状態になり、各装
置に平均的にデータ転送が行われた時には、それぞれの
装置専用データバッファの一部しか使用されず、大部分
は空状態になる。

このためデータバッファの使用効率が悪く、ハードウェ
ア量が多いという欠点があった。

この発明の目的は、従来においては複数の装置対応に装
置専用データバッファを設けていたのを、複数の装置共
通のデータバッファを設けることによってバッファの使
用効率を向上させハードウェア量を減少させることがで
きるデータバッファ装置を提供することにある。

「発明の構成」 この発明によれば入力されたデータを一旦記憶し、記憶
したデータを複数のデータ入力装置に出力するデータバ
ッファ装置において、アドレスによってデータを書き込
み、読み出すデータバッファと、そのデータバッファに
入力データを書き込む時のアドレスを決定するライトア
ドレス決定回路と、複数のデータ入力装置に出力データ
を出力するために前記データバッファから前記出力デー
タを読み出すアドレスを決定する前記複数のデータ入力
装置に対応したリードアドレス決定回路とを含んで構成
され、前記ライトアドレス決定手段は有効なデータが格
納されていない前記データバッファの空きアドレスを検
出して前記入力データを書き込む時のアドレスとして出
力すると共にそのアドレスに有効データが記憶されたこ
とが記憶され、またそのアドレスはその入力データが書
き込まれるべきデータ入力装置と対応するリードアドレ
ス決定回路に書き込まれる。前記リードアドレス決定回
路は、前記データバッファから読み出してデータ入力装
置へ出力すると、そのアドレスにつき前記ライトアドレ
ス決定回路中の有効データが記憶されていることの記憶
を消去する。

「実施例」 第１図はこの発明の一実施例を示すブロック図である。

この発明のデータバッファ装置２０は、１ライト２リー
ドのデータバッファ１と、ライトアドレス決定回路２と
、データ入力装置３０に対応したリードアドレス決定回
路３と、データ入力装置４０に対応したリードアドレス
決定回路４とを含んで構成されている。

このデータバッファ装置２０の動作について説明する。

まずデータ出力装置１０からのデータ１１をデータバッ
ファ１に記憶させる場合について説明する。データ出力
装置１０からデータ１１が送られてくると、ライトアド
レス決定回路２は、データバッファ１中の有効なデータ
が格納されていない空きアドレスを検出し、アドレス５
を出力する。データバッファ１はアドレス５の指示によ
りデータ出力装置１０からのデータ１１を書き込み記憶
する。この時ライトアドレス決定回路２はデータバッフ
ァ１のそのアドレス５に有効なデータが格納されている
ことを記憶する。例えばデータバッファ１の各アドレス
ごとに７リツプフロツプを備え、データバッファ１にデ
ータが書き込まれるとそのアドレスと対応したフリップ
フロップをセットする。これらフリップフロップ中のセ
ットされてないものの最も若いアドレスと対応するもの
を有効データが格納されていないアドレス５として出力
する。またアドレス５はリードアドレス決定回路３，４
にも送られ、データ出力装置１０かものデータ１１がデ
ータ入力装置３０へのデータならばリードアドレス決定
回路３に、データ入力装置４０へのデータならばリード
アドレス決定回路４にそれぞれ記憶され、後にリードア
ドレスとして使用される。さらにデータ出力装置１０か
らデータが送られてくると、この動作を繰り返す。

データ入力装置３０へのデータかデータ入力装置４０へ
のデータかを示すものをデータ１１と共にコントロール
ビットに与えるか、データバッファ装置２０自体で入力
されるデータ１１が何れのデータ入力装置へ転送される
べきか判る場合もある。

次に記憶したデータをデータ入力装置３０に出力する場
合について説明する。データ入力装置３０に対応するリ
ードアドレス決定回路３に記憶されたライトアドレスは
ＦＩＦＯ（ファーストインファーストアラトン方式で取
り出され、アドレス６として出力される。アドレス６に
よってデータバッファ１からデータ３１が読み出され、
データ入力装置３０に出力される。アドレス６はライト
アドレス決定回路２にも送られ、ライトアドレス決定回
路２は、データバッファ１のアドレス６に空きアドレス
が出来たことを対応するフリップフロップをリセットし
て記憶する。

記憶したデータをデータ入力装置４０に出力する場合も
、リードアドレス決定回路３がリードアドレス決定回路
４に替わるだけで同様である。

この実施例では、データバッファ１への記憶、データバ
ッファ１からの読み出しは並行して、独立に行われる。

データ入力装置は二つに限らず三つ以上でもよい、何れ
の場合でも各データ入力装置と対応してリードアドレス
決定回路が設けられる。

「発明の効果」 この発明は以上説明したように複数のデータ入力装置に
共通のデータバッファを設けることによって、そのデー
タバッファの使用効率を向上させ、ハードウェア量を減
少できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 １：データバッファ、２ニライトアドレス決定回路、３
，４．リードアドレス決定回路、５゜ライトアドレス、
６，７：リードアドレス、１０：データ出力装置、１１
：入力データ、２０：データバッフア装置、３０，４０
°データ入力装置、３１，４１：出力データ。

Claims (1)

【特許請求の範囲】
1. （１）入力されたデータを一旦記憶し、記憶したデータ
   を複数のデータ入力装置に出力するデータバッファ装置
   において、アドレスによつてデータを書き込み、読み出
   すデータバッファと、そのデータバッファに入力データ
   を書き込む時のアドレスを決定するライトアドレス決定
   回路と、複数のデータ入力装置に出力データを出力する
   ために前記データバッファから前記出力データを読み出
   すアドレスを決定する前記複数のデータ入力装置に対応
   した複数のリードアドレス決定回路とを含んで構成され
   、前記ライトアドレス決定回路は前記データバッファ中
   の有効なデータが格納されていない空きアドレスを検出
   し、前記入力データを書き込む時のアドレスとして出力
   し、そのアドレスが有効データを格納していることを記
   憶し、前記リードアドレス決定回路は、前記データバッ
   ファに前記入力データを書き込む時、その入力データが
   出力されるべき前記データ入力と対応するリードアドレ
   ス決定回路にその書き込み時のアドレスを記憶し、かつ
   前記データバッファを読み出すと、そのアドレスに対す
   る前記ライトアドレス決定回路内での有効データが格納
   されているこの記憶の消去することを特徴とするデータ
   バッファ装置。