JPS61101854A - 多重プロセツサシステム - Google Patents
多重プロセツサシステムInfo
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- JPS61101854A JPS61101854A JP60139266A JP13926685A JPS61101854A JP S61101854 A JPS61101854 A JP S61101854A JP 60139266 A JP60139266 A JP 60139266A JP 13926685 A JP13926685 A JP 13926685A JP S61101854 A JPS61101854 A JP S61101854A
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- processor
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、開示の概要
Ｃ１従来技術
り９発明が解決しようとする間′照点
Ｅ０問題点を解決するための手段
Ｆ、実施例
Ｆｌ 多重プロセッサシステム（第１図および第２図）
Ｆ２ ＢＳＭ制御部（第３図）
Ｆ３ ｏｐディスクリミネータ（第４図）Ｆ４ 代替
キャッシュ探索信号発生回路（第５図および第６図） Ｆ５ ブロック回路（第７図） Ｆ６ 同期回路（第８図） Ｆｌ クロック発生器（第１０図、第１１Ａ図、および
第１１Ｂ図） Ｆ８ 多重プロセッサシステムの機能的な動作Ｇ１発
明の効果 Ａ、産業上の利用分野 本発明は多重プロセッサシステムに関し、さらニ詳シく
いエバ、フラッシュオペレーションの前に関連するクロ
ックの同期化を遂行する同期手段を具備する多重プロセ
ッサシステムに関するものでちる。
キャッシュ探索信号発生回路（第５図および第６図） Ｆ５ ブロック回路（第７図） Ｆ６ 同期回路（第８図） Ｆｌ クロック発生器（第１０図、第１１Ａ図、および
第１１Ｂ図） Ｆ８ 多重プロセッサシステムの機能的な動作Ｇ１発
明の効果 Ａ、産業上の利用分野 本発明は多重プロセッサシステムに関し、さらニ詳シく
いエバ、フラッシュオペレーションの前に関連するクロ
ックの同期化を遂行する同期手段を具備する多重プロセ
ッサシステムに関するものでちる。
Ｂ、開示の概要
以下に示す多重プロセッサシステムは、第１プロセッサ
、第２プロセッサ、および主メモリを含むシステムにお
いて、フラッシュオペレーション（後述）の必要が生じ
たときにそのオペレーションの前に関連するクロックの
同期化を遂行する同期手段を設けることにより、システ
ムの性能の最適化を図るようにしたものである。
、第２プロセッサ、および主メモリを含むシステムにお
いて、フラッシュオペレーション（後述）の必要が生じ
たときにそのオペレーションの前に関連するクロックの
同期化を遂行する同期手段を設けることにより、システ
ムの性能の最適化を図るようにしたものである。
Ｃ６従来技術
たとえば、２つのプロセッサＡおよびＢを有する多重プ
ロセッサシステムでは、一方のプロセッサＡ（−または
Ｂ）が自分のキャッシュで所望のデータをみつけようと
してそれがみつからないときは、もう一方のプロセッサ
Ｂ（ｔたはＡ）のキャッシュでそのデータを探す。これ
でもみつからないときは、データは主メモリから検索し
なければならない。データはプロセッサＢのキャッシュ
でみつかることもある。所望のデータをみつけたプロセ
ッサＡは命令の実行に必ずそのデータを用いる。命令に
よっては、プロセッサＡはプロセッサＢのキャッシュか
らそのデータを直接検索し自分のキャッシュに記憶して
その命令の実行に使用する場合もある。
ロセッサシステムでは、一方のプロセッサＡ（−または
Ｂ）が自分のキャッシュで所望のデータをみつけようと
してそれがみつからないときは、もう一方のプロセッサ
Ｂ（ｔたはＡ）のキャッシュでそのデータを探す。これ
でもみつからないときは、データは主メモリから検索し
なければならない。データはプロセッサＢのキャッシュ
でみつかることもある。所望のデータをみつけたプロセ
ッサＡは命令の実行に必ずそのデータを用いる。命令に
よっては、プロセッサＡはプロセッサＢのキャッシュか
らそのデータを直接検索し自分のキャッシュに記憶して
その命令の実行に使用する場合もある。
しかしながら、その他の命令では、プロセッサＡはプロ
セッサＢのキャッシュからデータを直接検索することは
できず、そのデータをプロセッサＢのキャッシュから主
メモリへ転送しなければならない。このようなキャッシ
ュから主メモリへの転送のことを、ここでは特に°フラ
ッシュ（ｆｌｕｓｈ）’という。すなわち、上記その他
の命令はフラッシュオペレーションをｉする。フラッシ
ュオペレーションの間、所望のデータはプロセッサＢの
キャツツシュから主メモリへフラッシュサレル。プロセ
ッサＡはそのデータを用いて命令を実行する。
セッサＢのキャッシュからデータを直接検索することは
できず、そのデータをプロセッサＢのキャッシュから主
メモリへ転送しなければならない。このようなキャッシ
ュから主メモリへの転送のことを、ここでは特に°フラ
ッシュ（ｆｌｕｓｈ）’という。すなわち、上記その他
の命令はフラッシュオペレーションをｉする。フラッシ
ュオペレーションの間、所望のデータはプロセッサＢの
キャツツシュから主メモリへフラッシュサレル。プロセ
ッサＡはそのデータを用いて命令を実行する。
Ｄ３発明が解決しようとする問題点
以上のように２つのプロセッサが１つの主メモリを共有
するような多重プロセッサシステムには多くの問題があ
る。これらの問題は多重プロセッサシステムの性能を最
適化するために解決すべきものである。解決すべき多く
の問題のうち、本発明で取シ上げる技術的課題は以下に
示すような、フラッシュオペレーションに関する同期で
ある。
するような多重プロセッサシステムには多くの問題があ
る。これらの問題は多重プロセッサシステムの性能を最
適化するために解決すべきものである。解決すべき多く
の問題のうち、本発明で取シ上げる技術的課題は以下に
示すような、フラッシュオペレーションに関する同期で
ある。
プロセッサＡのクロックはプロセッサＢのクロックと独
立的に走行するので、プロセッサＡのクロックは、プロ
セッサＢのクロックおよび主メモリ制御部のクロックに
対して同期が外れる場合がある。
立的に走行するので、プロセッサＡのクロックは、プロ
セッサＢのクロックおよび主メモリ制御部のクロックに
対して同期が外れる場合がある。
したがって本発明の目的はフラッシュオペレーションに
先立って関連するクロックを同期させるだめの手段を具
備した多重プロセッサシステムを提供することである。
先立って関連するクロックを同期させるだめの手段を具
備した多重プロセッサシステムを提供することである。
Ｅ１問題点を解決するための手段
上記目的を達成するため、本発明の多重プロセッサシス
テムは、第１プロセッサ、第２プロセッサ、および主メ
モリを含み、第２プロセッサを付勢するクロック信号お
よび主メモリを付勢するクロック信号に応答して第２プ
ロセッサのキャッシュに存する所望のデータを主メモリ
ヘフラツシュして記憶し、該主メモリに記憶された所望
のデータを第１プロセッサが命令の実行に使用するよう
な多重プロセッサシステムであって、所望のデータを第
２プロセッサのキャッシュから主メモリヘフラツシュす
る前に第２プロセッサを付勢するクロック信号を主メモ
リを付勢するクロック信号と同期させる手段を設けたこ
とを特徴としている。
テムは、第１プロセッサ、第２プロセッサ、および主メ
モリを含み、第２プロセッサを付勢するクロック信号お
よび主メモリを付勢するクロック信号に応答して第２プ
ロセッサのキャッシュに存する所望のデータを主メモリ
ヘフラツシュして記憶し、該主メモリに記憶された所望
のデータを第１プロセッサが命令の実行に使用するよう
な多重プロセッサシステムであって、所望のデータを第
２プロセッサのキャッシュから主メモリヘフラツシュす
る前に第２プロセッサを付勢するクロック信号を主メモ
リを付勢するクロック信号と同期させる手段を設けたこ
とを特徴としている。
Ｆ、実施例
はじめに本発明の実施例の概要について説明する。簡単
にいえば本実施例の多重プロセッサシステムは、第２プ
ロセッサのキャッシュから主メモリへ所望のページデー
タをフラッシュする前に第２プロセッサのクロックを主
メモリ制御部のクロックと同期させるための手段を具備
するものである。所望のページデータが第２プロセッサ
のキャッシュでみつかったときは第１の信号が発生され
これによシ代替キャッシュ探索信号発生回路が付勢され
て第１の代替キャッシュ探索信号が発生される。この第
１の代替キャッシュ探索信号は、フラッシュオペレーシ
ョンの開始を遅延させるだめのブロック回路を付勢する
。上記第１の信号は、同時に、第２プロセッサのクロッ
クを主メモリのクロックと同期させるための同期回路も
付勢する。
にいえば本実施例の多重プロセッサシステムは、第２プ
ロセッサのキャッシュから主メモリへ所望のページデー
タをフラッシュする前に第２プロセッサのクロックを主
メモリ制御部のクロックと同期させるための手段を具備
するものである。所望のページデータが第２プロセッサ
のキャッシュでみつかったときは第１の信号が発生され
これによシ代替キャッシュ探索信号発生回路が付勢され
て第１の代替キャッシュ探索信号が発生される。この第
１の代替キャッシュ探索信号は、フラッシュオペレーシ
ョンの開始を遅延させるだめのブロック回路を付勢する
。上記第１の信号は、同時に、第２プロセッサのクロッ
クを主メモリのクロックと同期させるための同期回路も
付勢する。
ｉ□ 同期化が完了すれば同期回路は第２の信
号を発生し、これによシ最終的に第２の代替キャッシュ
探索信号が発生されて、上記ブロック回路のブロッキン
グが解除される。ブロッキングが解除されれハ、フラッ
シュオペレーションが始−ｔ；ｂ。
号を発生し、これによシ最終的に第２の代替キャッシュ
探索信号が発生されて、上記ブロック回路のブロッキン
グが解除される。ブロッキングが解除されれハ、フラッ
シュオペレーションが始−ｔ；ｂ。
以下、図面を参照しながら実施例について詳しく説明す
る。
る。
Ｆｌ 多重プロセッサシステム（第１図および第２図
） 第２図は多重′プロセッサシステムの構成ｅ簡略的に示
す図である。第１プロセツグ１００および第２プロセッ
サ２００はシステムバスを介シて主メモリ１５に接続す
る。以下の説明では主メモリのことをＢ ＳＭ（Ｂａｓ
ｉｃ Ｓｔｏｒａｇｅ Ｍｏｄｕｌｅ二基本記憶二基上
記憶機構モジュール。
） 第２図は多重′プロセッサシステムの構成ｅ簡略的に示
す図である。第１プロセツグ１００および第２プロセッ
サ２００はシステムバスを介シて主メモリ１５に接続す
る。以下の説明では主メモリのことをＢ ＳＭ（Ｂａｓ
ｉｃ Ｓｔｏｒａｇｅ Ｍｏｄｕｌｅ二基本記憶二基上
記憶機構モジュール。
第２図の多重プロセッサシステムのさらに詳しい構成を
第１図に示す。第１プロセッサ１００は命令処理ユニッ
ト（以下ＩＰＵ）１１０、キャッシュ１２０、クロック
発生器１３０、およびＸモ １１゜ジュール
１４０を含む。キャッシュ１２０およびクロック発生器
１６０はＩＰＵｌｌｏに接続し、Ｘモジュール１４０は
クロック発生器１３０に接続する。Ｘモジュール１４０
はクロック発生器１３０に接続された新規な同期回路１
４１と該回路に接続された代替キャッシュ探索信号発生
回路（以下ＡＣ８）１４２とを含む１１プロセッサ１０
０はＸモジュール１４０の同期回路１４１とクロック発
生器１３０との間に接続されたトラップ優先付回路１６
０とキャッシュディレクトリ（Ｚ）１５０とを含む。キ
ャッシュディレクトリ１５０はキャッシュ１２０、同期
回路１４１、ＡＣ３Ｉ４２、およびＩＰＵｌｌｏに接続
する。
第１図に示す。第１プロセッサ１００は命令処理ユニッ
ト（以下ＩＰＵ）１１０、キャッシュ１２０、クロック
発生器１３０、およびＸモ １１゜ジュール
１４０を含む。キャッシュ１２０およびクロック発生器
１６０はＩＰＵｌｌｏに接続し、Ｘモジュール１４０は
クロック発生器１３０に接続する。Ｘモジュール１４０
はクロック発生器１３０に接続された新規な同期回路１
４１と該回路に接続された代替キャッシュ探索信号発生
回路（以下ＡＣ８）１４２とを含む１１プロセッサ１０
０はＸモジュール１４０の同期回路１４１とクロック発
生器１３０との間に接続されたトラップ優先付回路１６
０とキャッシュディレクトリ（Ｚ）１５０とを含む。キ
ャッシュディレクトリ１５０はキャッシュ１２０、同期
回路１４１、ＡＣ３Ｉ４２、およびＩＰＵｌｌｏに接続
する。
第２プロセッサ２００も第１プロセッサ１００と同様な
構成であり、第２プロセッサ２００を構成するＩＰＵ２
１０．キャッシュ２２０、クロック発生器２３０．Ｘモ
ジュール２４０、キャッシュディレクトリ（Ｚ）２５０
、トラップ優先付回路２６０、同期回路２４１、および
代替キャッシュ探索信号発生回路（ＡＣ８）２４２が、
第１プロセッサ１００を構成するＩＰＵｌｌｏ、キャッ
シュ１２０、クロック発生器１６０、Ｘモジュール１４
０、キャッシュディレクトリ（Ｚ）１５０、トラップ優
先付回路１６０１同期回路１４１、およびＡＣ３１４２
の各々に対応する。
構成であり、第２プロセッサ２００を構成するＩＰＵ２
１０．キャッシュ２２０、クロック発生器２３０．Ｘモ
ジュール２４０、キャッシュディレクトリ（Ｚ）２５０
、トラップ優先付回路２６０、同期回路２４１、および
代替キャッシュ探索信号発生回路（ＡＣ８）２４２が、
第１プロセッサ１００を構成するＩＰＵｌｌｏ、キャッ
シュ１２０、クロック発生器１６０、Ｘモジュール１４
０、キャッシュディレクトリ（Ｚ）１５０、トラップ優
先付回路１６０１同期回路１４１、およびＡＣ３１４２
の各々に対応する。
第１図に示す多重プロセッサシステムは、さらに、ＢＳ
Ｍ制御部３００を含む。ＢＳＭ制御部６００ｆｄ第１７
’ロセツサ１００のＸモジュール１４０１キヤツシユ１
２０１およびキャッシュディレクトリ１５０１ならびに
第２プロセッサ２００のＸモジュール２４０、キャッシ
ュ２２０、およびキャッシュディレクトリ２５０に接続
する。ＢＳＭ制御部３ＣＩＯはＢＳＭＩ ５にも接続さ
れる。ＢＳＭ制御部３００は多重プロセッサシステムの
機能を制御するためのものである。
Ｍ制御部３００を含む。ＢＳＭ制御部６００ｆｄ第１７
’ロセツサ１００のＸモジュール１４０１キヤツシユ１
２０１およびキャッシュディレクトリ１５０１ならびに
第２プロセッサ２００のＸモジュール２４０、キャッシ
ュ２２０、およびキャッシュディレクトリ２５０に接続
する。ＢＳＭ制御部３ＣＩＯはＢＳＭＩ ５にも接続さ
れる。ＢＳＭ制御部３００は多重プロセッサシステムの
機能を制御するためのものである。
Ｆ２ ＢＳＭ制御部（第６図）
第３図は第１図に示すＢＳＭ制御部６００の構成を示す
図である。ＢＳＭ制御部３００はキャッシュディレクト
リ１５０に接続されるコマンド状況レジスタ３１０およ
びキャッシュディレクトリ２５０に接続されるコマンド
状況レジスタ５２０を有する。キャッシュディレクトリ
はヒツト、ミス、フラッシュ、および変更に関する情報
をコマンド状況レジスタに供給する。コマンド状況レジ
スタ３１０および３２０はスタックされたＯｐのディス
クリミネータ（以下Ｏｐディスクリミネータという）６
４０にそれぞれ接続する。ｏｐディスクリミネータ３４
０はコマンド状況レジスタの内容を受は取って、該レジ
スタが所定の情報を有するときは出力信号を発生するろ
たとえば、コマンド状況レジスタ６１０が１ホエアレバ
（ＷＨＥＲＥＶＥＲ）’ワードを含み且つコマンド状況
レジスタ３２０がキャッシュディレクトリ２５０からの
フラッシュ標識を含むときは、ｏｐディスクリミネータ
６４０は出力信号を発生する。コマンド状況レジスタ６
２０が１ホエアレバ（ＷＨＥＲＥＶＥＲ）”ワードを含
み且つコマンド状況レジスタ６１０がキャッシュディレ
クトリ１５０からのフラッシュ標識を含むときも、Ｏｐ
ディスクリミネータ３４０は出力信号を発生する。Ｏｐ
ディスクリミネータ３４０の出力信号（線６０）は次の
ようにして“マスキング機能を遂行する；出力信号６０
はＢＳＭ制御部３００の残りの部分に対して”ホエアレ
バ（ＷＨＥＲＥＶＥＲ）’ワード情報を含むコマンド状
況レジスタの内容をマスクし、通常の開始信号（８６１
）カＢ ＳＭ Ｏｐカ制御回路ろ７０に送られないよう
にする。ＢＳＭｏｐ制御回路３７０は、出力信号６０に
よシ、フラッシュ標識を含むコマンドレジスタの内容を
みることができる。ｏｐディスクリミネータ３４０はブ
ロック回路３６０およびＡＮＤゲー１１５０に接続する
。”ＢＳＭ制御リセすト許可′信号でＡＮＤゲート３５
０の他の入力を付勢する。ブロック回路３３０はクロッ
ク発生器１３０およびＡＣＳ １４２に接続する。ＡＮ
Ｄゲート３５０の出力はスタックされたｏｐのラッチ（
以下ｏｐランチという）６６０のセット入力に接続する
。ｏｐラッチ３６０の出力はコマンド状況レジスタ３２
０およびＢ Ｓ Ｍ ｏ ｐ制御回路３７０に接続する
。
図である。ＢＳＭ制御部３００はキャッシュディレクト
リ１５０に接続されるコマンド状況レジスタ３１０およ
びキャッシュディレクトリ２５０に接続されるコマンド
状況レジスタ５２０を有する。キャッシュディレクトリ
はヒツト、ミス、フラッシュ、および変更に関する情報
をコマンド状況レジスタに供給する。コマンド状況レジ
スタ３１０および３２０はスタックされたＯｐのディス
クリミネータ（以下Ｏｐディスクリミネータという）６
４０にそれぞれ接続する。ｏｐディスクリミネータ３４
０はコマンド状況レジスタの内容を受は取って、該レジ
スタが所定の情報を有するときは出力信号を発生するろ
たとえば、コマンド状況レジスタ６１０が１ホエアレバ
（ＷＨＥＲＥＶＥＲ）’ワードを含み且つコマンド状況
レジスタ３２０がキャッシュディレクトリ２５０からの
フラッシュ標識を含むときは、ｏｐディスクリミネータ
６４０は出力信号を発生する。コマンド状況レジスタ６
２０が１ホエアレバ（ＷＨＥＲＥＶＥＲ）”ワードを含
み且つコマンド状況レジスタ６１０がキャッシュディレ
クトリ１５０からのフラッシュ標識を含むときも、Ｏｐ
ディスクリミネータ３４０は出力信号を発生する。Ｏｐ
ディスクリミネータ３４０の出力信号（線６０）は次の
ようにして“マスキング機能を遂行する；出力信号６０
はＢＳＭ制御部３００の残りの部分に対して”ホエアレ
バ（ＷＨＥＲＥＶＥＲ）’ワード情報を含むコマンド状
況レジスタの内容をマスクし、通常の開始信号（８６１
）カＢ ＳＭ Ｏｐカ制御回路ろ７０に送られないよう
にする。ＢＳＭｏｐ制御回路３７０は、出力信号６０に
よシ、フラッシュ標識を含むコマンドレジスタの内容を
みることができる。ｏｐディスクリミネータ３４０はブ
ロック回路３６０およびＡＮＤゲー１１５０に接続する
。”ＢＳＭ制御リセすト許可′信号でＡＮＤゲート３５
０の他の入力を付勢する。ブロック回路３３０はクロッ
ク発生器１３０およびＡＣＳ １４２に接続する。ＡＮ
Ｄゲート３５０の出力はスタックされたｏｐのラッチ（
以下ｏｐランチという）６６０のセット入力に接続する
。ｏｐラッチ３６０の出力はコマンド状況レジスタ３２
０およびＢ Ｓ Ｍ ｏ ｐ制御回路３７０に接続する
。
Ｂ Ｓ Ｍ ｏ ｐ制御回路３７０の出力はキャッシュ
１２０、キャッシュ２２０１および８３Ｍ１５に接続し
、キャッシュとＢＳＭとの間のデータ転送を側脚する。
１２０、キャッシュ２２０１および８３Ｍ１５に接続し
、キャッシュとＢＳＭとの間のデータ転送を側脚する。
Ｆ３ ｏｐディスクリミネータ（第４図）第４図は第
３図のＯｐディスクリミネータ６４０の構成を示す図で
ある。ｏｐディスクリミネータ３４０はＡＮＤゲート６
４１および３４２、ならびにＯＲゲート６４３を含む。
３図のＯｐディスクリミネータ６４０の構成を示す図で
ある。ｏｐディスクリミネータ３４０はＡＮＤゲート６
４１および３４２、ならびにＯＲゲート６４３を含む。
ＡＮＤゲート６４１はコマンド状況レジスタ３１０およ
び５２０の内容、ならびに“８３Ｍ制御ビジー（Ａ）′
信号を受は取り、ＡＮＤゲート６４２はコマンド状況レ
ジスタ３１０および５２０の内容、ならびに”８３Ｍ制
御ビジー（Ｂ）“信号を受は取る。ＡＮＤゲート６４１
および６４２の出力はＯＲゲート３４６に接続する。Ｏ
Ｒゲート６４６の出力線が第６図に示した線６０である
。
び５２０の内容、ならびに“８３Ｍ制御ビジー（Ａ）′
信号を受は取り、ＡＮＤゲート６４２はコマンド状況レ
ジスタ３１０および５２０の内容、ならびに”８３Ｍ制
御ビジー（Ｂ）“信号を受は取る。ＡＮＤゲート６４１
および６４２の出力はＯＲゲート３４６に接続する。Ｏ
Ｒゲート６４６の出力線が第６図に示した線６０である
。
Ｆ４ 代替キャッシュ探索信号発生回路（第５図および
第６図） 第５図は第１図に示したＡＣ３１４２および２４２の構
成を示す図である。ＡＣＳ２４２はＩＣＴ制御（２）２
４３を含む。ＩＣＴ制御（２）２４３はキャッシュディ
レクトリ２５０および同期回路２４１から信号を受は取
りこれに応答して“−ＹビジーゲートＸＢＲＤ’信号お
よび’−ＹフラッシュＸＢＲＤ ’信号を発生する。Ａ
Ｃ３１４２はＩＣＴ制御（２）１４５およびＩＣＴ制御
（１）１４４を含む。ＩＣＴ制御（２）１４３は同期回
路１４１およびキャッシュディレクトリ１５０に接続さ
れ、これからの信号に応答して“＋Ｙ要求受諾”信号お
よび”＋７ラツノユリセツト”信号を発生する。ＩＣＴ
制御（１）１４４はＩＣＴ制御（２）１４３に接続され
、そこからの信号に応答して代替キャッシュ探索信号を
出力する。
第６図） 第５図は第１図に示したＡＣ３１４２および２４２の構
成を示す図である。ＡＣＳ２４２はＩＣＴ制御（２）２
４３を含む。ＩＣＴ制御（２）２４３はキャッシュディ
レクトリ２５０および同期回路２４１から信号を受は取
りこれに応答して“−ＹビジーゲートＸＢＲＤ’信号お
よび’−ＹフラッシュＸＢＲＤ ’信号を発生する。Ａ
Ｃ３１４２はＩＣＴ制御（２）１４５およびＩＣＴ制御
（１）１４４を含む。ＩＣＴ制御（２）１４３は同期回
路１４１およびキャッシュディレクトリ１５０に接続さ
れ、これからの信号に応答して“＋Ｙ要求受諾”信号お
よび”＋７ラツノユリセツト”信号を発生する。ＩＣＴ
制御（１）１４４はＩＣＴ制御（２）１４３に接続され
、そこからの信号に応答して代替キャッシュ探索信号を
出力する。
この信号をブロック回路′５３０が受は取る。
第６図は第５図に示したＩＣＴ制御（１）１４４の構成
を示す図、である。ＩＣＴ制御（１）１４４はシフトレ
ジスタラッチ（以下ＳＲＬという）４０１を含む。５Ｒ
Ｌ４０１はＩＣＴ制御（２）１４６からの’＋Ｙ要求受
諾″信号およびクロックドライバ４０２からの出力信号
を受は取る。りロックトライバ４０２はクロック信号十
ＳＯを受は取る。５ＲＬ４０１の出力はＯＲゲート４０
３の入力に接続する。受信部４０４およびインノクータ
４０５を介するｊ ＋ＹフラッシュＸＢＲＤ ’信号で
、ＯＲゲート４０３の他の入力を付勢する。
を示す図、である。ＩＣＴ制御（１）１４４はシフトレ
ジスタラッチ（以下ＳＲＬという）４０１を含む。５Ｒ
Ｌ４０１はＩＣＴ制御（２）１４６からの’＋Ｙ要求受
諾″信号およびクロックドライバ４０２からの出力信号
を受は取る。りロックトライバ４０２はクロック信号十
ＳＯを受は取る。５ＲＬ４０１の出力はＯＲゲート４０
３の入力に接続する。受信部４０４およびインノクータ
４０５を介するｊ ＋ＹフラッシュＸＢＲＤ ’信号で
、ＯＲゲート４０３の他の入力を付勢する。
インバータ４０６を介スる１＋フラッシュ１ノセット１
信号でＯＲゲート４０６の他の入力を付勢する。、ＩＣ
Ｔ制御（１）１４４は、さらに、スキャン５ＲＬ４０８
を有する。スキャン５ＲＬ４０Ｂ−の出力２１はインノ
く一夕４０９を介してＯＲｌ−”ライバ４０７に接続す
る。スキャン５ＲＬ４０８Ｏ出力１１はクロックトライ
ノく４１０に接続する。
信号でＯＲゲート４０６の他の入力を付勢する。、ＩＣ
Ｔ制御（１）１４４は、さらに、スキャン５ＲＬ４０８
を有する。スキャン５ＲＬ４０Ｂ−の出力２１はインノ
く一夕４０９を介してＯＲｌ−”ライバ４０７に接続す
る。スキャン５ＲＬ４０８Ｏ出力１１はクロックトライ
ノく４１０に接続する。
クロック信号＋ｃ１／Ｃ３でクロックトライノく４１０
を付勢する。クロックトライノ（４１０の出力は５ＲＬ
４１１の−Ｃ入力および＋Ｃ入力に接続する。受信部４
１２を介する”−Ｙビジーゲート昌 ＸＢＲ
Ｄ ’信号で５ＲＬ４１１の入力を付勢する。
を付勢する。クロックトライノ（４１０の出力は５ＲＬ
４１１の−Ｃ入力および＋Ｃ入力に接続する。受信部４
１２を介する”−Ｙビジーゲート昌 ＸＢＲ
Ｄ ’信号で５ＲＬ４１１の入力を付勢する。
５ＲＬ４１１の出力２１はインノく一夕４１５および４
１６を介してＯＲドライノ（４０７の第１人力に接続す
る。クロック信号−ｓｏ／−８２はインバータ４１４を
介してＯＲドライバ４０７の第２人力を付勢する。こう
してＯＲドライバ４０７がブロック回路３６０を付勢す
る代替キャッシュ探索信号を発生する。
１６を介してＯＲドライノ（４０７の第１人力に接続す
る。クロック信号−ｓｏ／−８２はインバータ４１４を
介してＯＲドライバ４０７の第２人力を付勢する。こう
してＯＲドライバ４０７がブロック回路３６０を付勢す
る代替キャッシュ探索信号を発生する。
Ｆ５ ブロック回路（第７図）
第７図はＢＳＭ制御部３００の中のブロック回路３３０
の°構成を示す図である。ブロック回路３３０はＡＮＤ
ゲート３３１を有する。ＡＮＤゲート３６１は一方の入
力で”ＢＳＭビジー制御１信号を受は取シ、他方の入力
でＡＣ３１４２からの信号を受は取る。ＡＮＤゲート３
３１の出力はＯＲゲート３′５２に接続する。ＯＲゲー
ト３３２の他方の入力は”り七ットＢＳＭ制御′信号を
受は取る。ＯＲゲート６６２の出力はクロックドライ
。
の°構成を示す図である。ブロック回路３３０はＡＮＤ
ゲート３３１を有する。ＡＮＤゲート３６１は一方の入
力で”ＢＳＭビジー制御１信号を受は取シ、他方の入力
でＡＣ３１４２からの信号を受は取る。ＡＮＤゲート３
３１の出力はＯＲゲート３′５２に接続する。ＯＲゲー
ト３３２の他方の入力は”り七ットＢＳＭ制御′信号を
受は取る。ＯＲゲート６６２の出力はクロックドライ
。
バ３′５乙の入力に接続する。クロックトライバ３３３
は＋０出力と一〇出力とを有する・２れらｏｉ。
は＋０出力と一〇出力とを有する・２れらｏｉ。
出力は５ＲＬ３３４の入力に接続する。５ＲＬ３６４の
マスク部（Ｌｌ）はＯＲ回路５３９で制御されるスレー
ブ部（Ｌ２）と内部的に接続する。
マスク部（Ｌｌ）はＯＲ回路５３９で制御されるスレー
ブ部（Ｌ２）と内部的に接続する。
ＯＲ回路３３９はシステムクロックまたはＢクロックを
通すものである。５ＲＬ３３４の詳しい構成は第９図に
示す。５ＲＬ５３４の出力はインノζ−夕３′５５の入
力に接続する。インノく一タ６３５の出力は５ＲＬ３３
４の他の入力へフィートノくツクする。５ＲＬ３３４の
出力はＮＡＮＤゲート６６６の入力に接続する（ ＮＡ
ＮＤゲート６３６は出力にインバータを具備したＡＮＤ
ゲートで構成する）。ＮＡＮＤゲート６′５乙の他の入
力はＯｐディスクリミネータ６４０を介してコマンド状
況レジスタ５１０および３２０に接続する。状況レジス
タ′５１０および５２０はキャッシュディレクトリ１５
０および２５０からのヒツト／ミス／フラッシュ／変更
データの情報と、データ情報と、’＊ｚ７＋ｚバ（ＷＨ
ＥＲＥＶＥＲ）”と呼ばれる特別な命令の実行に関する
情報とを受は取る。ＮＡＮＤゲート６３６の出力はクロ
ックトライノく６′５７に接続する。クロックトライノ
く６６７は＋Ｃ出力および−Ｃ出力の２つの出力を供給
する０これらの出力は５ＲＬ３３８の入力に接続する。
通すものである。５ＲＬ３３４の詳しい構成は第９図に
示す。５ＲＬ５３４の出力はインノζ−夕３′５５の入
力に接続する。インノく一タ６３５の出力は５ＲＬ３３
４の他の入力へフィートノくツクする。５ＲＬ３３４の
出力はＮＡＮＤゲート６６６の入力に接続する（ ＮＡ
ＮＤゲート６３６は出力にインバータを具備したＡＮＤ
ゲートで構成する）。ＮＡＮＤゲート６′５乙の他の入
力はＯｐディスクリミネータ６４０を介してコマンド状
況レジスタ５１０および３２０に接続する。状況レジス
タ′５１０および５２０はキャッシュディレクトリ１５
０および２５０からのヒツト／ミス／フラッシュ／変更
データの情報と、データ情報と、’＊ｚ７＋ｚバ（ＷＨ
ＥＲＥＶＥＲ）”と呼ばれる特別な命令の実行に関する
情報とを受は取る。ＮＡＮＤゲート６３６の出力はクロ
ックトライノく６′５７に接続する。クロックトライノ
く６６７は＋Ｃ出力および−Ｃ出力の２つの出力を供給
する０これらの出力は５ＲＬ３３８の入力に接続する。
５ＲＬ３３８の出力はＢ Ｓ Ｍ ｏ ｐ制御回路ろ７
０に接続する。ＢＳＭｏｐ制御回路６７０はキャッシュ
１２０または２２０からＢＳＭｌ ５へのデータのフラ
ッシュを開始し、フラッシュオペレーション中マスクさ
れていた後続の１ホエアレノ＜（ＷＨＥＲＥＶＥＲ）’
ワードを実行するよう機能する。
０に接続する。ＢＳＭｏｐ制御回路６７０はキャッシュ
１２０または２２０からＢＳＭｌ ５へのデータのフラ
ッシュを開始し、フラッシュオペレーション中マスクさ
れていた後続の１ホエアレノ＜（ＷＨＥＲＥＶＥＲ）’
ワードを実行するよう機能する。
Ｆ６ 同期回路（第８図）
第８図は同期回路１４１および２４１の構成を示す図で
ある。同期回路１４１および２４１はキャッシュディレ
クトリ１５０および２５０に接続されたＡＮＤゲート５
０１を有し、キャッシュディレクトリ１５０および２５
０からのヒツト／ミス／フラッシュ／変更データ情報を
受は取り、クロック信号を受は取シ、特別の“ホエアレ
、＜（ＷＨＥＲＥＶＥＲ）”命令を受は取って該命令が
実行されようとしていることを示す。ＡＮＤゲート５０
１はフラッシュ要求ＳＲＬ回路５０２の入力に接続する
。ＳＲＬ回路５０２は前述の５ＲＬ３′５４および６６
８の構造と同じＳＲＬを含む回路である。ＳＲＬ回路５
０２はＩＰＵ待ちトラップＳＲＬ回路５０３に接続する
。ＳＲＬ回路５０３は’ＩＰＵ待ちトラップ要求１信号
を発生し、これによシクロツク発生器１３０および２３
０を付勢する。ＩＰＵｉｉＱおよび２１０を付勢するク
ロック信号がＢＳＭ制御部６００のブロック回路５５Ｇ
を付勢するクロック信号と同期すると、クロック発生器
１３０および２６０は″ディレクトリミス１信号および
’ＩＰＵ待ちトラップ８信号を発生し、これによりＳＲ
Ｌ回路５０３をリセットしＡＮＤゲート５０４の入力を
付勢する。ＡＮＤゲート５０４の他の入力はＳＲＬ回路
５０２の出力に接続する。ＡＮＤゲート５０４の出力は
クロックトライバ５０５０入力に接続する。クロックト
ライバ５０５はクロック信号ＣＬＫで付勢する。クロッ
クトライバ５０５の出力はフラッシュ；、 進
行ＳＲＬ回路５０６の入力に接続する。ＳＲＬ回路５０
６の出力はフラッシュ要求ＳＲＬ回路５０２のリセット
入力に接続すると共に、ＡＣ３１４２に、またはＡＣ３
２４２を介してＡＣ３１４２に接続する（これは同期回
路によって異なる）。
ある。同期回路１４１および２４１はキャッシュディレ
クトリ１５０および２５０に接続されたＡＮＤゲート５
０１を有し、キャッシュディレクトリ１５０および２５
０からのヒツト／ミス／フラッシュ／変更データ情報を
受は取り、クロック信号を受は取シ、特別の“ホエアレ
、＜（ＷＨＥＲＥＶＥＲ）”命令を受は取って該命令が
実行されようとしていることを示す。ＡＮＤゲート５０
１はフラッシュ要求ＳＲＬ回路５０２の入力に接続する
。ＳＲＬ回路５０２は前述の５ＲＬ３′５４および６６
８の構造と同じＳＲＬを含む回路である。ＳＲＬ回路５
０２はＩＰＵ待ちトラップＳＲＬ回路５０３に接続する
。ＳＲＬ回路５０３は’ＩＰＵ待ちトラップ要求１信号
を発生し、これによシクロツク発生器１３０および２３
０を付勢する。ＩＰＵｉｉＱおよび２１０を付勢するク
ロック信号がＢＳＭ制御部６００のブロック回路５５Ｇ
を付勢するクロック信号と同期すると、クロック発生器
１３０および２６０は″ディレクトリミス１信号および
’ＩＰＵ待ちトラップ８信号を発生し、これによりＳＲ
Ｌ回路５０３をリセットしＡＮＤゲート５０４の入力を
付勢する。ＡＮＤゲート５０４の他の入力はＳＲＬ回路
５０２の出力に接続する。ＡＮＤゲート５０４の出力は
クロックトライバ５０５０入力に接続する。クロックト
ライバ５０５はクロック信号ＣＬＫで付勢する。クロッ
クトライバ５０５の出力はフラッシュ；、 進
行ＳＲＬ回路５０６の入力に接続する。ＳＲＬ回路５０
６の出力はフラッシュ要求ＳＲＬ回路５０２のリセット
入力に接続すると共に、ＡＣ３１４２に、またはＡＣ３
２４２を介してＡＣ３１４２に接続する（これは同期回
路によって異なる）。
ＡＣ３１４２はブロック回路６５０を付勢する代替キャ
ッシュ探索信号を発生する。
ッシュ探索信号を発生する。
第９図はシフトレジスタラッチ（ＳＲＬ）の構成を示す
図である。５ＲＬ３３４および３３８（第７図参照）な
らびに５ＲＬ４０１および４１１（第８図参照）は第９
図に示す構成のＳＲＬを用いることができる。第８図に
示したＳＲＬ回路５０２．５０５、および５０６は第９
図に示す構成のＳＲＬを含む回路である。これらのＳＲ
Ｌ回路は１９８３年１１月４日付の米国特許出願第５４
８７４８号に示されるものを用いることができる。
図である。５ＲＬ３３４および３３８（第７図参照）な
らびに５ＲＬ４０１および４１１（第８図参照）は第９
図に示す構成のＳＲＬを用いることができる。第８図に
示したＳＲＬ回路５０２．５０５、および５０６は第９
図に示す構成のＳＲＬを含む回路である。これらのＳＲ
Ｌ回路は１９８３年１１月４日付の米国特許出願第５４
８７４８号に示されるものを用いることができる。
Ｆ７ クロック発生器（第１０図）
第１０図はクロック発生器１３０および２６０の構成を
示す図である。クロック発生器１３０は同期回路１４１
に接続されたプロセッサクロックモジュール１６１を有
する。Ｔクロック１６２およびＳクロック１３６はプロ
セッサクロックモジュール１３１に接続する。発振器７
０はＴクロック１３２、Ｓクロック１５３、Ｃクロック
１６４、およびＲクロック１６５に接続する。Ｃクロッ
ク１３４の出力は線５２を介してブロック回路３３０に
接続する。クロック発生器２３０も同様に同期回路２４
１に接続されたプロセッサクロックモジュール２３１を
有する。プロセッサクロックモジュール２６１はＴクロ
ック２６２およびＳクロック２６６に接続する。発振器
７０はＴクロック２３２、Ｓクロック２６′５、Ｃクロ
ック２３４、およびＲクロック２３５に接続する。Ｒク
ロック２３５の出力はＳクロック２３６の入力に接続す
る。Ｓクロック２６６の出力はＩＰＵ２１０に接続する
。トラップ優先付回路１６０および２６０は同期回路１
４１および２４１からの’ＩＰＵ待ちトラップ要求“信
号をそれぞれ受は取って、良ければ、クロックの同期を
行わせるようプロセッサクロックモジュール１６１およ
び２６１に“ディレクトリミス“信号または”ＩＰＵ待
ちトラップ“信号を発する。
示す図である。クロック発生器１３０は同期回路１４１
に接続されたプロセッサクロックモジュール１６１を有
する。Ｔクロック１６２およびＳクロック１３６はプロ
セッサクロックモジュール１３１に接続する。発振器７
０はＴクロック１３２、Ｓクロック１５３、Ｃクロック
１６４、およびＲクロック１６５に接続する。Ｃクロッ
ク１３４の出力は線５２を介してブロック回路３３０に
接続する。クロック発生器２３０も同様に同期回路２４
１に接続されたプロセッサクロックモジュール２３１を
有する。プロセッサクロックモジュール２６１はＴクロ
ック２６２およびＳクロック２６６に接続する。発振器
７０はＴクロック２３２、Ｓクロック２６′５、Ｃクロ
ック２３４、およびＲクロック２３５に接続する。Ｒク
ロック２３５の出力はＳクロック２３６の入力に接続す
る。Ｓクロック２６６の出力はＩＰＵ２１０に接続する
。トラップ優先付回路１６０および２６０は同期回路１
４１および２４１からの’ＩＰＵ待ちトラップ要求“信
号をそれぞれ受は取って、良ければ、クロックの同期を
行わせるようプロセッサクロックモジュール１６１およ
び２６１に“ディレクトリミス“信号または”ＩＰＵ待
ちトラップ“信号を発する。
下記の第１表は、Ｉ Ｐ’Ｕ １１０、ＩＰＵ２１０、
およびＢＳＭ制御部３００に関連するクロックのクロッ
クシーケンスを示すものである。・これらのクロックシ
ーケンスにおいて、ＢＳＭ制御部３００に関連するクロ
ックは、ＩＰＵｌｌｏのクロックおよびＩＰＵ２１０ク
ロックに対して同期外れを起こしている点があることに
留意されたい。
およびＢＳＭ制御部３００に関連するクロックのクロッ
クシーケンスを示すものである。・これらのクロックシ
ーケンスにおいて、ＢＳＭ制御部３００に関連するクロ
ックは、ＩＰＵｌｌｏのクロックおよびＩＰＵ２１０ク
ロックに対して同期外れを起こしている点があることに
留意されたい。
□ ロ □ロ
ー ρ （イ） 哨
たとえば、このシーケンスで、Ｂ Ｓ Ｍ制御［ｓ 。
Ｏに関連するクロックが０．１．２，３．０．・・・と
いうパルスシーケンスヲ発生Ｌ、ＩＰＵ’１１Ｄに関連
するクロックが０．１．２．３，０．・・・というパル
スシーケンスを発生Ｌ、ＩＰＵ２１ＯＫ関連するり０ツ
クが０．１．２，３．４．５．’Ｏ。
いうパルスシーケンスヲ発生Ｌ、ＩＰＵ’１１Ｄに関連
するクロックが０．１．２．３，０．・・・というパル
スシーケンスを発生Ｌ、ＩＰＵ２１ＯＫ関連するり０ツ
クが０．１．２，３．４．５．’Ｏ。
・・・というパルスシーケンスを発生しているところが
ある。ＩＰＵ２１０のパルス４が発生されると、ＢＳＭ
制御部３００に関連するクロックはＩＰＵ２１０に関連
するクロックに対して同期が外れる。
ある。ＩＰＵ２１０のパルス４が発生されると、ＢＳＭ
制御部３００に関連するクロックはＩＰＵ２１０に関連
するクロックに対して同期が外れる。
後で説明するが、ＩＰＵ２１０に関連するクロックは、
所望のページデータを８８Ｍ１５ヘフラツシユする前に
、ＢＳＭ制御部３００のブロック回路６６０に関連する
クロックと同期しなければならない。
所望のページデータを８８Ｍ１５ヘフラツシユする前に
、ＢＳＭ制御部３００のブロック回路６６０に関連する
クロックと同期しなければならない。
第１１Ａ図は、１つのプロセッサ（たとえば第゛７°°
″″７′？１００″″′あ６とす６）′関連すＯｌ、。
″″７′？１００″″′あ６とす６）′関連すＯｌ、。
ロックがＢＳＭ制御部３００に関連するクロックに対し
て同期が外れているような同期外れの状態を示す図であ
る。第１プロセッサ１ｏｏのクロックのパルスＱはＢＳ
Ｍ制御部３０のクロックのパルス０と同期が外れている
。
て同期が外れているような同期外れの状態を示す図であ
る。第１プロセッサ１ｏｏのクロックのパルスＱはＢＳ
Ｍ制御部３０のクロックのパルス０と同期が外れている
。
第１１Ｂ図は、第１プロセッサ１００に関連するクロッ
クがＢＳＭ制御部３００に関連するクロックと同期して
いるような同期状態を示す図である。第１プロセッサ１
００のクロックのパルス０はＢＳＭ制御部３００のクロ
ックのパルスＯと同期している。第１１Ｂ図の状態は同
期の条件を示している。というのは、第１プロセッサ１
００のパルスＯでＩＰＵが付勢されキャッシュ１２０の
データがＢＳＭｌ ５へ記憶できるよう解放されて、こ
のデータが受諾できるようＢＳＭ制御部３００のクロッ
クのパルス２によ５ＢＳＭ１５が正確な時間（パルスＯ
の開始から２パルス分の期間）で付勢されるからである
。
クがＢＳＭ制御部３００に関連するクロックと同期して
いるような同期状態を示す図である。第１プロセッサ１
００のクロックのパルス０はＢＳＭ制御部３００のクロ
ックのパルスＯと同期している。第１１Ｂ図の状態は同
期の条件を示している。というのは、第１プロセッサ１
００のパルスＯでＩＰＵが付勢されキャッシュ１２０の
データがＢＳＭｌ ５へ記憶できるよう解放されて、こ
のデータが受諾できるようＢＳＭ制御部３００のクロッ
クのパルス２によ５ＢＳＭ１５が正確な時間（パルスＯ
の開始から２パルス分の期間）で付勢されるからである
。
Ｆ８ 実施例の機能的な動作
次に、再び第１図ないし第１ ｊＢ図を参照しながら、
実施例の機能的な動作について説明する。
実施例の機能的な動作について説明する。
第２図で、第１プロセッサ１００が自身のキャッシュで
データを探索したけれどもそれがみつからないときは、
第２プロセッサ２００のキャッシュテソのデータを探索
する。第１プロセッサ１゜Ｏが第２プロセッサ２００の
キャッシュでそのデータをみつけると、第１プロセッサ
１ｏｏの実行する命令のタイプに応じて、第１プロセッ
サ１゜Ｏのキャッシュにそのデータが直接転送されるが
または第１プロセッサ１００が使用できるようそのデー
タがＢＳＭｌ５に転送される。第１プロセッサ１００の
実行する命令が第２プロセッサ２゜Ｏのキャッシュのデ
ータをＢＳＭｌ５に転送しなければならないタイプのも
のであるときは、その転送（すなわちフラッシュ）の前
に第２プロセッサ２００のクロックはＢＳＭＩ ５を付
勢するクロックと必ず同期しなければならない。第２プ
ロセッサ２００のクロックがＢＳＭｌ５を付勢するクロ
ックと同期すれば、データは第２プロセッサ２００から
８８Ｍ１５ヘフラツシユされる。第１プロセッサ１００
は自分の命令を実行するのにこのデータを使うことがで
きる。以上の機能的な事象のノーケンスで、第２プロセ
ッサ２００から８８Ｍ１５へのデータの転送（すなわち
フラッシュ）は、第２プロセッサ２００のクロックが８
８Ｍ１５を付勢するクロックと同期するまで、一時的に
ブロックされる。以上のクロックが同期すれば、ブロッ
キングの機能は終了する。これが終了すると、第２プロ
セッサ２００から８８Ｍ１５へのデータの転送が始まる
。
データを探索したけれどもそれがみつからないときは、
第２プロセッサ２００のキャッシュテソのデータを探索
する。第１プロセッサ１゜Ｏが第２プロセッサ２００の
キャッシュでそのデータをみつけると、第１プロセッサ
１ｏｏの実行する命令のタイプに応じて、第１プロセッ
サ１゜Ｏのキャッシュにそのデータが直接転送されるが
または第１プロセッサ１００が使用できるようそのデー
タがＢＳＭｌ５に転送される。第１プロセッサ１００の
実行する命令が第２プロセッサ２゜Ｏのキャッシュのデ
ータをＢＳＭｌ５に転送しなければならないタイプのも
のであるときは、その転送（すなわちフラッシュ）の前
に第２プロセッサ２００のクロックはＢＳＭＩ ５を付
勢するクロックと必ず同期しなければならない。第２プ
ロセッサ２００のクロックがＢＳＭｌ５を付勢するクロ
ックと同期すれば、データは第２プロセッサ２００から
８８Ｍ１５ヘフラツシユされる。第１プロセッサ１００
は自分の命令を実行するのにこのデータを使うことがで
きる。以上の機能的な事象のノーケンスで、第２プロセ
ッサ２００から８８Ｍ１５へのデータの転送（すなわち
フラッシュ）は、第２プロセッサ２００のクロックが８
８Ｍ１５を付勢するクロックと同期するまで、一時的に
ブロックされる。以上のクロックが同期すれば、ブロッ
キングの機能は終了する。これが終了すると、第２プロ
セッサ２００から８８Ｍ１５へのデータの転送が始まる
。
ところで、第２プロセッサ２００からＢＳＭＩ５へのデ
ータのフラッシュを必要としないが第２プロセッサ２０
０のキャッシュから第１プロセッサ１００のキャッシュ
へ直接のデータ転送を必要とするような別の命令を第１
プロセッサ１００が実行しているときは、上記のブロッ
キングは最初から行われない；データは第２プロセッサ
２００のキャッシュから第１プロセッサ１００のキャッ
シュへ直接転送されてその命令の実行が開始され″
る。
ータのフラッシュを必要としないが第２プロセッサ２０
０のキャッシュから第１プロセッサ１００のキャッシュ
へ直接のデータ転送を必要とするような別の命令を第１
プロセッサ１００が実行しているときは、上記のブロッ
キングは最初から行われない；データは第２プロセッサ
２００のキャッシュから第１プロセッサ１００のキャッ
シュへ直接転送されてその命令の実行が開始され″
る。
第２図に示す多重プロセッサシステムでは、フラッシュ
オペレーションを必要とするもとの命令を第１プロセッ
サ１００が実行しているときは、ブロッキングが発生し
、これによシクロンクの同期化のオペレーションが完了
するまでフラッシュオペレーションがブロッキングされ
る。同期化が完了すれば、もとの命令が実行される。前
述のように、フラッシュオペレーションを必要としない
別の命令をプロセッサ１００が実行しているときは、同
期化は必要ない。クロックの同期化を完了できるように
通常はフラッシュオペレーションがブロックされるので
あるから、ブロッキングは必要すい。シタがって、フラ
ッシュオペレーションを必要としない別の命令の実行が
感知されたときは、ブロッキングは最初から遂行されな
い。
オペレーションを必要とするもとの命令を第１プロセッ
サ１００が実行しているときは、ブロッキングが発生し
、これによシクロンクの同期化のオペレーションが完了
するまでフラッシュオペレーションがブロッキングされ
る。同期化が完了すれば、もとの命令が実行される。前
述のように、フラッシュオペレーションを必要としない
別の命令をプロセッサ１００が実行しているときは、同
期化は必要ない。クロックの同期化を完了できるように
通常はフラッシュオペレーションがブロックされるので
あるから、ブロッキングは必要すい。シタがって、フラ
ッシュオペレーションを必要としない別の命令の実行が
感知されたときは、ブロッキングは最初から遂行されな
い。
第１図で、Ｉ ＰＵ２１０が１つの命令を実行する場合
、データは８８Ｍ１５から検索されて線４０を介してキ
ャツ／ユ２２０に記憶される。デー′を＋’ｖｙｙ″″
２０に言己憶するのは・続″″′Ｃ“ ）
ヤツシュ２２０からデータを取シ出すのに要する時間が
８８Ｍ１５から取シ出すよシもずっと短くてすむからで
ある。命令が実行されればデータは変更してもよい。変
更されたデータはキャッシュ２２０に再び記憶する。変
更前のもとのデータはなおりＳＭｌ ５に存在する。
、データは８８Ｍ１５から検索されて線４０を介してキ
ャツ／ユ２２０に記憶される。デー′を＋’ｖｙｙ″″
２０に言己憶するのは・続″″′Ｃ“ ）
ヤツシュ２２０からデータを取シ出すのに要する時間が
８８Ｍ１５から取シ出すよシもずっと短くてすむからで
ある。命令が実行されればデータは変更してもよい。変
更されたデータはキャッシュ２２０に再び記憶する。変
更前のもとのデータはなおりＳＭｌ ５に存在する。
第１プロセッサ１００が第２プロセッサ２００のキャッ
シュ２２０に記憶された変更データを利用する命令を実
行しなければならないと仮定する。
シュ２２０に記憶された変更データを利用する命令を実
行しなければならないと仮定する。
さらに、第１プロセッサ１００の実行すべき命令が、デ
ータを８８Ｍ１５から検索しなければならないものであ
って且つ第２プロセッサ２００から直接検索することの
できないような特別なタイプの命令であるとする。この
特別なタイプの命令は、たとえば、′ホエアレバ（ＷＨ
ＥＲＥＶＥＲ）’タイプの命令である。
ータを８８Ｍ１５から検索しなければならないものであ
って且つ第２プロセッサ２００から直接検索することの
できないような特別なタイプの命令であるとする。この
特別なタイプの命令は、たとえば、′ホエアレバ（ＷＨ
ＥＲＥＶＥＲ）’タイプの命令である。
その命令の実行前に、第１プロセッサ１００のキャッシ
ュディレクトリ１５０は変更データがキャッシュ１２０
に記憶されているかどうかを判断するためキャッシュ１
２０を検討する。変更データがそこに記憶されていない
とキャッシュディレクトリ１５０が判断すると、第１プ
ロセッサ１００は線４２および４６を介して、第２プロ
セッサ２００のキャッシュ２２０に変更データがあるか
どうかを探索するようキャッシュディレクトリ２５０に
命令する。キャッシュディレクトリ２５０は線４４を介
して変更データがキャッシュ２２０にあるかどうかを探
索する。
ュディレクトリ１５０は変更データがキャッシュ１２０
に記憶されているかどうかを判断するためキャッシュ１
２０を検討する。変更データがそこに記憶されていない
とキャッシュディレクトリ１５０が判断すると、第１プ
ロセッサ１００は線４２および４６を介して、第２プロ
セッサ２００のキャッシュ２２０に変更データがあるか
どうかを探索するようキャッシュディレクトリ２５０に
命令する。キャッシュディレクトリ２５０は線４４を介
して変更データがキャッシュ２２０にあるかどうかを探
索する。
このキャッシュ２２０の探索と同時に、線４６を介して
キャッシュディレクトリ２５０はＡＣ３２４２を付勢す
る。キャッシュディレクトリ２５Ｇが、変更データがキ
ャッシュ２２０に記憶されていると判断すれば、同期回
路２４１は同期化オペレーションを開始する（後述）。
キャッシュディレクトリ２５０はＡＣ３２４２を付勢す
る。キャッシュディレクトリ２５Ｇが、変更データがキ
ャッシュ２２０に記憶されていると判断すれば、同期回
路２４１は同期化オペレーションを開始する（後述）。
ここで、第５図のＡ 、ＣＳ ２４２に関連して、ＡＣ
３２４２の工ＣＴ制御（２）２４５が’−Ｙビジーゲー
トＸＢＲＤ“信号を発生することを再記しておく。この
信号は、変更データをみつけようとしてキャッシュ２０
ｂの探索が現に行われているということを示すものであ
る。線４８を介するこの”−Ｙピジーゲー）ＸＢＲＤ
’信号でＡＣ３１４２のＩＣＴ制御（１）１４４を付勢
する。
３２４２の工ＣＴ制御（２）２４５が’−Ｙビジーゲー
トＸＢＲＤ“信号を発生することを再記しておく。この
信号は、変更データをみつけようとしてキャッシュ２０
ｂの探索が現に行われているということを示すものであ
る。線４８を介するこの”−Ｙピジーゲー）ＸＢＲＤ
’信号でＡＣ３１４２のＩＣＴ制御（１）１４４を付勢
する。
キャッシュディレクトリ２５０は、キャッシュディレク
トリ２２０に変更データが記憶されると判断すれば、線
４９を介して、コマンド状況レジスタ３２０にヒツト／
変更情報と送ってそこで１フラツシユ１標識を記憶する
。コマンド状況レジスタ６２０に記憶されたヒツト／変
更“フラッシュ驕標識で、所望の変更データがキャッシ
ュ２２０に記憶されていること、およびＢＳ Ｍ、 １
５へのデータのフラッシュが必要であることを示す０通
常は第２プロセッサ２００に関連するコマンド状況レジ
スタ？、その命令を実行する間、第１プロセッサ１００
か借用するわけである。
トリ２２０に変更データが記憶されると判断すれば、線
４９を介して、コマンド状況レジスタ３２０にヒツト／
変更情報と送ってそこで１フラツシユ１標識を記憶する
。コマンド状況レジスタ６２０に記憶されたヒツト／変
更“フラッシュ驕標識で、所望の変更データがキャッシ
ュ２２０に記憶されていること、およびＢＳ Ｍ、 １
５へのデータのフラッシュが必要であることを示す０通
常は第２プロセッサ２００に関連するコマンド状況レジ
スタ？、その命令を実行する間、第１プロセッサ１００
か借用するわけである。
第６図で、ＡＣ３１４２のＩＣＴ制御（１）１４４の受
信部４１２が艦−ＹビジーゲートＸ３ＲＤ″受信を受は
取る。その結果、この信号とクロックトライバ４１０の
出力信号とに応答してＳＲｉ： Ｌ４１
１がセントされ、出力が発生される。クロックトライバ
４１０はスキャｙｓＲＬ４０８からのオンボードの出力
信号（線１１）およびクロンク信号十Ｃ１／Ｃ３に応答
して出力信号を発生する。５ＲＬ４１１の出力信号はイ
ンバータ４１５および４１６を介して最終的にはＯＲド
ライバ４０７を付勢する。ＯＲドライバ４０７は代替キ
ャッシュ探索信号＃１を発生し、線５０を介してこの信
号でＢＳＭ制御部３００のブロック回路３６０を付勢す
る。
信部４１２が艦−ＹビジーゲートＸ３ＲＤ″受信を受は
取る。その結果、この信号とクロックトライバ４１０の
出力信号とに応答してＳＲｉ： Ｌ４１
１がセントされ、出力が発生される。クロックトライバ
４１０はスキャｙｓＲＬ４０８からのオンボードの出力
信号（線１１）およびクロンク信号十Ｃ１／Ｃ３に応答
して出力信号を発生する。５ＲＬ４１１の出力信号はイ
ンバータ４１５および４１６を介して最終的にはＯＲド
ライバ４０７を付勢する。ＯＲドライバ４０７は代替キ
ャッシュ探索信号＃１を発生し、線５０を介してこの信
号でＢＳＭ制御部３００のブロック回路３６０を付勢す
る。
この段階で、キャッシュ２２０に記憶された所望の変更
データをそこからＢＳＭｌ ５に１フラツシユ１すべき
である。しかしながら、第１プロセッサ１００の実行す
る命令がキャッシュ２２０の変更データをＢＳＭＩ ５
にフラッシュすることを要求するものであること、およ
び変更データがキャッシュ２２０でみつかったというこ
とで、所望の変更データをキャッシュ２２０からＢＳＭ
ｌ ５ヘフラツシユする前に第２プロセッサ２００のク
ロックをＢＳＭ制御部６００のクロックと同期し一＆ｆ
ｆｔＬｉ；１６＆Ｉ、−°Ｌ＊ｉ：Ｏ？・＠２７’ｏ−
ｔ７？ 、。
データをそこからＢＳＭｌ ５に１フラツシユ１すべき
である。しかしながら、第１プロセッサ１００の実行す
る命令がキャッシュ２２０の変更データをＢＳＭＩ ５
にフラッシュすることを要求するものであること、およ
び変更データがキャッシュ２２０でみつかったというこ
とで、所望の変更データをキャッシュ２２０からＢＳＭ
ｌ ５ヘフラツシユする前に第２プロセッサ２００のク
ロックをＢＳＭ制御部６００のクロックと同期し一＆ｆ
ｆｔＬｉ；１６＆Ｉ、−°Ｌ＊ｉ：Ｏ？・＠２７’ｏ−
ｔ７？ 、。
２００のクロックがＢＳＭ制御部６００のクロックと同
期するまで、１フラツシユ１オペレーシヨンは遅延しな
ければならない。第１プロセッサ１００の実行する命令
のタイプおよびコマンド状況レジスタ３２０の記憶する
フラッシュ標識によって、第２プロセッサ２００のクロ
ックをＢＳＭ制御部６００のクロックに同期する間フラ
ッシュオペレーションの発生を一時的にブロックすると
いうフラッシュ前の同期化オペレーションについて以下
に説明する。
期するまで、１フラツシユ１オペレーシヨンは遅延しな
ければならない。第１プロセッサ１００の実行する命令
のタイプおよびコマンド状況レジスタ３２０の記憶する
フラッシュ標識によって、第２プロセッサ２００のクロ
ックをＢＳＭ制御部６００のクロックに同期する間フラ
ッシュオペレーションの発生を一時的にブロックすると
いうフラッシュ前の同期化オペレーションについて以下
に説明する。
キャッシュディレクトリ２５０からのヒツト／変更情報
でコマンド状況レジスタ６２０を付勢すると、′７ラツ
シユ１標識がコマンド状況レジスタ３２０に記憶される
。加えて、ＩＰＵｌｌｏは他方のプロセッサのキャッシ
ュ（キャッシュ２２０）にある変更データをＢＳＭｌ
５のデータのアクセス前に８８Ｍ１５ヘフラツシユする
ことを要求するような特別の命令を実行する。このよう
な命令は、たとえば、′ホエアレバ（ＷＨＥＲＥＶＥＲ
）’タイプの命令である。第１プロセッサ１００の実行
する命令が１ホエアレバ（ＷＨＥ ＲＥＶＥＲ）“タイ
プの命令であるとすると、特別なタイプの命令の標識１
ホエアレバ（ＷＨＥＲＥＶＥＲ）’がコマンド状況レジ
スタ６１０に記憶される。この例では、標識１ホエアレ
バ（ＷＩ（ＥＲＥＶＥＲ）’がコマンド状況レジスタ３
１０に記憶され、“フラッシュ“標識がコマンド状況レ
ジスタ３２０に記憶されるので、ｏｐディスクリミネー
タ６４０はブロック回路３３０を付勢する出力信号を発
生する。さらに、線５０を介するＡＣ３１４２の代替キ
ャッシュ探索信号＃１もブロック回路３３０を付勢する
。
でコマンド状況レジスタ６２０を付勢すると、′７ラツ
シユ１標識がコマンド状況レジスタ３２０に記憶される
。加えて、ＩＰＵｌｌｏは他方のプロセッサのキャッシ
ュ（キャッシュ２２０）にある変更データをＢＳＭｌ
５のデータのアクセス前に８８Ｍ１５ヘフラツシユする
ことを要求するような特別の命令を実行する。このよう
な命令は、たとえば、′ホエアレバ（ＷＨＥＲＥＶＥＲ
）’タイプの命令である。第１プロセッサ１００の実行
する命令が１ホエアレバ（ＷＨＥ ＲＥＶＥＲ）“タイ
プの命令であるとすると、特別なタイプの命令の標識１
ホエアレバ（ＷＨＥＲＥＶＥＲ）’がコマンド状況レジ
スタ６１０に記憶される。この例では、標識１ホエアレ
バ（ＷＩ（ＥＲＥＶＥＲ）’がコマンド状況レジスタ３
１０に記憶され、“フラッシュ“標識がコマンド状況レ
ジスタ３２０に記憶されるので、ｏｐディスクリミネー
タ６４０はブロック回路３３０を付勢する出力信号を発
生する。さらに、線５０を介するＡＣ３１４２の代替キ
ャッシュ探索信号＃１もブロック回路３３０を付勢する
。
ｏｐディスクリミネータ６４０の出力信号は、コマンド
状況レジスタ３１０に記憶された特別命令タイプ標識１
ホエアレパ（ＷＨＥＲＥＶＥＲ）”およびコマンド状況
レジスタ５２０に記憶された゛フラッシュ１標識に応答
して発生されるということに留意されたい。これらのコ
マンド状況レジスタに記憶された標識がこれ以外の他の
組合せなら、ｏｐディスクリミネータ３４０は出力信号
を発生しない。この出力信号は、クロックの同期化オペ
レーションｆｒ”完了ｆ ル１でフラッシュオペレーシ
ョンをブロックしておくだめの信号である。
状況レジスタ３１０に記憶された特別命令タイプ標識１
ホエアレパ（ＷＨＥＲＥＶＥＲ）”およびコマンド状況
レジスタ５２０に記憶された゛フラッシュ１標識に応答
して発生されるということに留意されたい。これらのコ
マンド状況レジスタに記憶された標識がこれ以外の他の
組合せなら、ｏｐディスクリミネータ３４０は出力信号
を発生しない。この出力信号は、クロックの同期化オペ
レーションｆｒ”完了ｆ ル１でフラッシュオペレーシ
ョンをブロックしておくだめの信号である。
同期化オペレーションが完了すれば、フラッシュオペレ
ーションが始まる。フラッシュオペレーションが完了す
ると、特別な命令“ホエアレバ（ＷＨＥＲＥＶＥＲ）”
の実行が開始される。ｏｐディスクリミネータ３４０の
出力信号がないときは、ブロッキングは行われず、特別
な命令１ホエアレバ（ＷＨＥＲＥＶＥＲ）”の実行を開
始することができる。このようにして、ｏｐディスクリ
ミネータ３４Ｃ１：、コマンド状況レジスタ３１０に記
憶された特別なタイプの命令の標識”ホエアレバ（ＷＨ
ＥＲＥＶＥＲ）”ＣＩ存在と、コマンド状況レジスタ３
２０に記憶されたフラッシュ標識の存在とを感知して１
ホエアレバ（ＷＨＥＲＥＶＥＲ）”コマンド情報を多重
プロセッサシステムに対して１マスク１する。マスクが
確立すると、ブロッキングの発生が許可される。ブロッ
キングが確立すると、クロックの同期化オペレーション
が完了する０クロツクの同期化オペレーションが完了す
ると、ブロッキングが終了する。ブロッキングが終了す
ると、フラッシュオペレーションが始−１、フラッシュ
オペレーションが完了すれば、特別な命令１ホエアレバ
（ＷＨＥＲＥＶＥＲ）Ｉｏ実行を開始することができる
。
ーションが始まる。フラッシュオペレーションが完了す
ると、特別な命令“ホエアレバ（ＷＨＥＲＥＶＥＲ）”
の実行が開始される。ｏｐディスクリミネータ３４０の
出力信号がないときは、ブロッキングは行われず、特別
な命令１ホエアレバ（ＷＨＥＲＥＶＥＲ）”の実行を開
始することができる。このようにして、ｏｐディスクリ
ミネータ３４Ｃ１：、コマンド状況レジスタ３１０に記
憶された特別なタイプの命令の標識”ホエアレバ（ＷＨ
ＥＲＥＶＥＲ）”ＣＩ存在と、コマンド状況レジスタ３
２０に記憶されたフラッシュ標識の存在とを感知して１
ホエアレバ（ＷＨＥＲＥＶＥＲ）”コマンド情報を多重
プロセッサシステムに対して１マスク１する。マスクが
確立すると、ブロッキングの発生が許可される。ブロッ
キングが確立すると、クロックの同期化オペレーション
が完了する０クロツクの同期化オペレーションが完了す
ると、ブロッキングが終了する。ブロッキングが終了す
ると、フラッシュオペレーションが始−１、フラッシュ
オペレーションが完了すれば、特別な命令１ホエアレバ
（ＷＨＥＲＥＶＥＲ）Ｉｏ実行を開始することができる
。
第４図を参照しながら、ｏｐディスクリミネータ３４０
０機能的なオペレーションを説明する。
０機能的なオペレーションを説明する。
コマンド状況レジスタ５１０に記憶された“ホエアレパ
（ＷＨＥＲＥＶＥＲ）”命令標識でＡＮＤゲート３４１
の入力を付勢する。コマンド状況レジスタ３２０に記憶
された“フラッシュ１標識でＡＮＤゲート６４１の他の
入力を付勢する。”Ｂ ８Ｍ制御ビジー（Ａ）″信号が
あるときはＡＮＤゲート６４１の第６人力が活動状態で
あるから、ＡＮＤゲート６４１はＯＲゲート６４３の入
力を付勢する出力信号を発生する。こうして、ＯＲゲー
ト６４６はｏｐディスクリミネータ６４０の出力信号を
表わす信号を発生する。この場合、ｏｐディスクリミネ
ータ３４０はコマンド状況レジスタ３１０（７）’＊エ
フレバ（ＷＨＥＲＥＶＥＲ）”命令標識およびコマンド
状況レジスタ５２０ｃＰ）”フラッシュ”標識の存在を
感知し、これに応答して出力信号を発生したということ
に留意されたい。
（ＷＨＥＲＥＶＥＲ）”命令標識でＡＮＤゲート３４１
の入力を付勢する。コマンド状況レジスタ３２０に記憶
された“フラッシュ１標識でＡＮＤゲート６４１の他の
入力を付勢する。”Ｂ ８Ｍ制御ビジー（Ａ）″信号が
あるときはＡＮＤゲート６４１の第６人力が活動状態で
あるから、ＡＮＤゲート６４１はＯＲゲート６４３の入
力を付勢する出力信号を発生する。こうして、ＯＲゲー
ト６４６はｏｐディスクリミネータ６４０の出力信号を
表わす信号を発生する。この場合、ｏｐディスクリミネ
ータ３４０はコマンド状況レジスタ３１０（７）’＊エ
フレバ（ＷＨＥＲＥＶＥＲ）”命令標識およびコマンド
状況レジスタ５２０ｃＰ）”フラッシュ”標識の存在を
感知し、これに応答して出力信号を発生したということ
に留意されたい。
モジコマンド状況レジスタ３２０に１ホエアレバ（ＷＨ
ＥＲＥＶＥＲ）’命令標識が記憶されていたとすれば、
ＡＮＤゲート５４２の１つの入力が付勢されることにな
る。そしてコマンド状況レジスタ３１０に“フラッシュ
′標識が記憶されていたとすれば、ＡＮＤゲート６４２
の他の入力が付勢される。’ＢＳＭ制御ビジー（Ｂ）１
信号でＡＮＤゲート３４２の第３人力が付勢される。こ
うして、ＡＮＤゲート５４２が出力信号を発生し、これ
によりＯＲゲートろ４３が出力信号を発生する０この出
力信号が発生されたときは、ｏｐディスクリミネータ３
４０はコマンド状況レジスタ６２０（Ｄ１ホ：ｃ７ｖバ
（ＷＨＥＲＥＶＥＲ）’命令標識の存在とコマンド状況
レジスタ３１０の６フラツシユ１標識の存在とを感知し
たことＫなる。
ＥＲＥＶＥＲ）’命令標識が記憶されていたとすれば、
ＡＮＤゲート５４２の１つの入力が付勢されることにな
る。そしてコマンド状況レジスタ３１０に“フラッシュ
′標識が記憶されていたとすれば、ＡＮＤゲート６４２
の他の入力が付勢される。’ＢＳＭ制御ビジー（Ｂ）１
信号でＡＮＤゲート３４２の第３人力が付勢される。こ
うして、ＡＮＤゲート５４２が出力信号を発生し、これ
によりＯＲゲートろ４３が出力信号を発生する０この出
力信号が発生されたときは、ｏｐディスクリミネータ３
４０はコマンド状況レジスタ６２０（Ｄ１ホ：ｃ７ｖバ
（ＷＨＥＲＥＶＥＲ）’命令標識の存在とコマンド状況
レジスタ３１０の６フラツシユ１標識の存在とを感知し
たことＫなる。
第７図を参照して、ブロック回路５６０の機能的なオペ
レーションを説明する。代替キャッシュ探索信号＃１（
線５０）および“ＢＳＭビジー制御１信号でＡＮＤゲー
ト３３１を付勢する。ＡＮＤゲー゛トロ６１の出力信号
はＯＲゲート６６２を通ってクロックトライバ６３３を
付勢する。クロックトライバ６６５はクロック信号ＣＬ
Ｋに応答して＋Ｃ出力および−Ｃ出力を発生し、これで
５ＲＬ３６４の＋Ｃ入力および−Ｃ入力を付勢する。
レーションを説明する。代替キャッシュ探索信号＃１（
線５０）および“ＢＳＭビジー制御１信号でＡＮＤゲー
ト３３１を付勢する。ＡＮＤゲー゛トロ６１の出力信号
はＯＲゲート６６２を通ってクロックトライバ６３３を
付勢する。クロックトライバ６６５はクロック信号ＣＬ
Ｋに応答して＋Ｃ出力および−Ｃ出力を発生し、これで
５ＲＬ３６４の＋Ｃ入力および−Ｃ入力を付勢する。
５ＲＬ５３４のマスタ部は内部的にスレーブ部に接続さ
れている、。５ＲＬ３３４のスレーブ部はＯＲ回路６３
９で制御する。前述のようにＳＲＬの構成は第９図に示
したものでよい。
れている、。５ＲＬ３３４のスレーブ部はＯＲ回路６３
９で制御する。前述のようにＳＲＬの構成は第９図に示
したものでよい。
５ＲＬ３３４の出力信号でインバータ６６５を付勢する
。インバータ３６５の出力は５ＲＬ３３４の入力にフィ
ードバックする。５ＲＬ３３４の出力はＮＡＮＤゲート
６６６の入力に接続する。
。インバータ３６５の出力は５ＲＬ３３４の入力にフィ
ードバックする。５ＲＬ３３４の出力はＮＡＮＤゲート
６６６の入力に接続する。
ｏｐディスクリミネータ３４０の出力信号でＮＡＮＤゲ
ート３３６の他の入力を付勢する。これに応じて、ＮＡ
ＮＤゲート６′５乙の出力は１ブロツク１状態に入力、
これによシ、クロックトライバ３３７の＋Ｃ出力および
−Ｃ出力の発生を禁じて５ＲＬ３３８を付勢しないよう
にする（この５ＲＬ３３８の構成も第９図に示すもので
よい）。こうして、Ｂ Ｓ Ｍ ｏ ｐ制御回路６７０
を付勢するだめの５ＲＬ３３８からの出力信号はその発
生が禁じられる。Ｂ Ｓ Ｍ ｏ ｐ制御回路６７０が
付勢されないので、このときはＲフラッシュ１オペレー
ションは始まらない。
ート３３６の他の入力を付勢する。これに応じて、ＮＡ
ＮＤゲート６′５乙の出力は１ブロツク１状態に入力、
これによシ、クロックトライバ３３７の＋Ｃ出力および
−Ｃ出力の発生を禁じて５ＲＬ３３８を付勢しないよう
にする（この５ＲＬ３３８の構成も第９図に示すもので
よい）。こうして、Ｂ Ｓ Ｍ ｏ ｐ制御回路６７０
を付勢するだめの５ＲＬ３３８からの出力信号はその発
生が禁じられる。Ｂ Ｓ Ｍ ｏ ｐ制御回路６７０が
付勢されないので、このときはＲフラッシュ１オペレー
ションは始まらない。
第８図を参照して、同期回路２４１の機能的なオペレー
ションについて説明する。同期回路２４１が線４６を介
してキャッシュディレクトリ２５０からの信号を受は取
ると、ＡＮＤゲート５０１は°フラッシュ要求“ＳＲＬ
回路５０２を付勢するだめの出力信号を発生する。ＳＲ
Ｌ回路５０２がセットされると、これに応答して出力信
号が発生される。ＳＲＬ回路５０２の出力信号は“ＩＰ
Ｕ待ちトラップ”ＳＲＬ回路５０６の１−フラッシュｏ
ｐ”入力を付勢する。ＳＲＬ回路５Ｃ１も第９図に示し
たＳＲＬを含む回路でちる。ＳＲＬ回路５０３はトラッ
プ優先付回路２６０を付勢するための”ＩＰＵ待ちトラ
ップ要求１信号を発生する。トラップ優先付回路２６０
は要求されたトラップがいつ発行できるのかを判断し、
そのとき、採るべきトラップを発生する。この場合、ト
ラップ優先付回路２６０はＩＰＵ待ちトラップ要求を受
は取れば、ディレクトリミス／ Ｉ Ｐ Ｕ待ちトラッ
プ信号を発生してクロック発生器２３０を付勢する。
ションについて説明する。同期回路２４１が線４６を介
してキャッシュディレクトリ２５０からの信号を受は取
ると、ＡＮＤゲート５０１は°フラッシュ要求“ＳＲＬ
回路５０２を付勢するだめの出力信号を発生する。ＳＲ
Ｌ回路５０２がセットされると、これに応答して出力信
号が発生される。ＳＲＬ回路５０２の出力信号は“ＩＰ
Ｕ待ちトラップ”ＳＲＬ回路５０６の１−フラッシュｏ
ｐ”入力を付勢する。ＳＲＬ回路５Ｃ１も第９図に示し
たＳＲＬを含む回路でちる。ＳＲＬ回路５０３はトラッ
プ優先付回路２６０を付勢するための”ＩＰＵ待ちトラ
ップ要求１信号を発生する。トラップ優先付回路２６０
は要求されたトラップがいつ発行できるのかを判断し、
そのとき、採るべきトラップを発生する。この場合、ト
ラップ優先付回路２６０はＩＰＵ待ちトラップ要求を受
は取れば、ディレクトリミス／ Ｉ Ｐ Ｕ待ちトラッ
プ信号を発生してクロック発生器２３０を付勢する。
第１０図を参照して、クロック発生器１３０および２５
０の機能的なオペレーションを説明する。
０の機能的なオペレーションを説明する。
クロック発生器１３０および２３０のＲクロック、Ｃク
ロック、ＳクロックおよびＴクロックは、発振器７０の
派出力（０、Ｅ、０、Ｅｌ ・・）をいろいろなりロッ
クパルスシーケンス（たとえばＲクロックは、０，１，
２，３，０，１．２，３．・・・）に変換するクロック
パルス発生器である。プロセッサクロックモジュール２
３１はトラップ優先付回路２６０からディレクトリミス
／ＩＰＵ待ちトラップ信号を受は取ると、線８５を介し
てＳクロック２６６およびＴクロック２６２内の１ラン
ラツチ“をリセットする。これにより、これらのＳクロ
ック２６′５およびＴクロック２６２は、現在進行中の
シーケンスが最後の番号のクロックパルスに到達したと
きに、クロックパルスの発生を停止することができる。
ロック、ＳクロックおよびＴクロックは、発振器７０の
派出力（０、Ｅ、０、Ｅｌ ・・）をいろいろなりロッ
クパルスシーケンス（たとえばＲクロックは、０，１，
２，３，０，１．２，３．・・・）に変換するクロック
パルス発生器である。プロセッサクロックモジュール２
３１はトラップ優先付回路２６０からディレクトリミス
／ＩＰＵ待ちトラップ信号を受は取ると、線８５を介し
てＳクロック２６６およびＴクロック２６２内の１ラン
ラツチ“をリセットする。これにより、これらのＳクロ
ック２６′５およびＴクロック２６２は、現在進行中の
シーケンスが最後の番号のクロックパルスに到達したと
きに、クロックパルスの発生を停止することができる。
たとえば、０．１．２．３゜４．５はトラップマイクロ
ワード命令のためのＳクロックおよびＴクロックのシー
ケンスであるが、クロックパルスシーケンスがクロック
パルス５になると、ＳクロックおよびＴクロックはクロ
ックパルスの発生を停止する。Ｒクロック２６５および
Ｃクロック２６４は線８５で制御されないので、これら
のクロックは各自のクロックパルスシーケンス（０，１
，２，’３，０．１．２，３．・・・）を発生し続ける
。ＲクロックおよびＣクロックのクロックパルスシーケ
ンスは常に同期してお９、さらに、第１プロセッサ１０
０のクロック発生器１３０のＲクロック１６５およびＣ
クロック１６４とも常に同期している。Ｒクロック２６
５からクロックパルス６が発生されると、Ｓクロック２
６３が付勢されてそのう・ンラッチが走行状態にセット
される。これによシ、Ｓクロック２３３は、Ｒクロック
２６５およびＣクロック２６４の発生するクロックパル
ス００時間と一致する時間で、自分のクロックパルス０
からシーケンスを開始することができる。こうして、Ｓ
クロック２′５乙の出力がＲクロック２′５５の出力と
同期される。Ｒクロック１３５および２６５ならびにＣ
クロック１６４および２３４の出力は常に同期している
ので、Ｓクロック２６６の出力はＣクロック１６４の出
力と同期される（Ｃクロック１３４の出力でブロック回
路６・３０を付勢する）。
ワード命令のためのＳクロックおよびＴクロックのシー
ケンスであるが、クロックパルスシーケンスがクロック
パルス５になると、ＳクロックおよびＴクロックはクロ
ックパルスの発生を停止する。Ｒクロック２６５および
Ｃクロック２６４は線８５で制御されないので、これら
のクロックは各自のクロックパルスシーケンス（０，１
，２，’３，０．１．２，３．・・・）を発生し続ける
。ＲクロックおよびＣクロックのクロックパルスシーケ
ンスは常に同期してお９、さらに、第１プロセッサ１０
０のクロック発生器１３０のＲクロック１６５およびＣ
クロック１６４とも常に同期している。Ｒクロック２６
５からクロックパルス６が発生されると、Ｓクロック２
６３が付勢されてそのう・ンラッチが走行状態にセット
される。これによシ、Ｓクロック２３３は、Ｒクロック
２６５およびＣクロック２６４の発生するクロックパル
ス００時間と一致する時間で、自分のクロックパルス０
からシーケンスを開始することができる。こうして、Ｓ
クロック２′５乙の出力がＲクロック２′５５の出力と
同期される。Ｒクロック１３５および２６５ならびにＣ
クロック１６４および２３４の出力は常に同期している
ので、Ｓクロック２６６の出力はＣクロック１６４の出
力と同期される（Ｃクロック１３４の出力でブロック回
路６・３０を付勢する）。
トラップ優先付回路２６０は”ＩＰＵ待ちトラップ要求
”信号を受は取ると、ディレクトリミス／ＩＰＵ待ちト
ラップ信号を発生し、これで、■ＰＵ２１０を付勢する
クロック発生器２３０は線５２を介してブロック回路３
３０を付勢するクロックと自分のクロックとを同期させ
る。第８図で、ＡＮＤゲート５ｏ４はディレクトリミス
／ＩＰＵ待ちトラップ信号と１フラッシュ要求’ＳＲＬ
回路５０２の出力信号とを受は取る。これらに応答して
ＡＮＤゲー１−５０４は出力を発生してクロックトライ
バ５０５を付勢する。クロックトライバ５０５はクロン
ク信号ＣＬＫで付勢されると、−フラッシュ進行”ＳＲ
Ｌ回路５０６をセットする出力信号を発生する。ＳＲＬ
回路５０６の出力はＡＣ３２４２を付勢する。ＡＣ３２
４２はＡＣ３１４２を付勢し、ＡＣ３１４２はブロック
回路６３０を付勢する代替キャツンユ探索信号＃２を発
生する。ＡＣ３２４２がＡＣ８１４２を付勢する出力信
号を発生するやシ方、およびＡＣ３１４２が代替キャッ
シュ探索信号＃２を発生するやり方は、第５図および第
６図を参照しながら次で説明する。
”信号を受は取ると、ディレクトリミス／ＩＰＵ待ちト
ラップ信号を発生し、これで、■ＰＵ２１０を付勢する
クロック発生器２３０は線５２を介してブロック回路３
３０を付勢するクロックと自分のクロックとを同期させ
る。第８図で、ＡＮＤゲート５ｏ４はディレクトリミス
／ＩＰＵ待ちトラップ信号と１フラッシュ要求’ＳＲＬ
回路５０２の出力信号とを受は取る。これらに応答して
ＡＮＤゲー１−５０４は出力を発生してクロックトライ
バ５０５を付勢する。クロックトライバ５０５はクロン
ク信号ＣＬＫで付勢されると、−フラッシュ進行”ＳＲ
Ｌ回路５０６をセットする出力信号を発生する。ＳＲＬ
回路５０６の出力はＡＣ３２４２を付勢する。ＡＣ３２
４２はＡＣ３１４２を付勢し、ＡＣ３１４２はブロック
回路６３０を付勢する代替キャツンユ探索信号＃２を発
生する。ＡＣ３２４２がＡＣ８１４２を付勢する出力信
号を発生するやシ方、およびＡＣ３１４２が代替キャッ
シュ探索信号＃２を発生するやり方は、第５図および第
６図を参照しながら次で説明する。
第５図で、ＡＣ３２４２内のＩＣＴ制御（２）２４６は
１フラッシュ進行”ＳＲＬ回路５０（Ｓからの出力信号
に応答してｉｙフラッシュＸＢＲＤ１信号を発生する。
１フラッシュ進行”ＳＲＬ回路５０（Ｓからの出力信号
に応答してｉｙフラッシュＸＢＲＤ１信号を発生する。
この’−ＹフラッシュＸＢＲＤ”信号はＡＣ３１４２内
のＩＣＴ制御（１）１４４が受は取る。第６図で、受信
部４０４は１．１ −ＹフラッシュＸＢＲＤ’信号
を受は取って出力を発生する。受信部４０４の発生する
出力はインバータ４０５を介してＯＲゲート４０３を付
勢する。ＯＲゲート４０３はこれに応答して出力を発生
してＯＲドライバ４０７を付勢する。こうして、ＯＲド
ライバ４０７は代替キャッシュ探索信号＃２を発生する
。
のＩＣＴ制御（１）１４４が受は取る。第６図で、受信
部４０４は１．１ −ＹフラッシュＸＢＲＤ’信号
を受は取って出力を発生する。受信部４０４の発生する
出力はインバータ４０５を介してＯＲゲート４０３を付
勢する。ＯＲゲート４０３はこれに応答して出力を発生
してＯＲドライバ４０７を付勢する。こうして、ＯＲド
ライバ４０７は代替キャッシュ探索信号＃２を発生する
。
第７図で、ＡＣ８１４２は代替キャッシュ探索信号＃２
を発生し、ブロック回路３６０のＡＮＤゲート６′！、
１がこの信号を受は取る。ＡＮＤゲート６５１の他方の
入力’ＢＳＭビジー制御１はなお活動状態のままである
。ＡＮＤゲート６３１はＯＲゲート３３２を介してクロ
ックトライバ３６６を付勢する出力信号を発生する。ク
ロックトライバ３３３はクロック信号ＣＬＫを受は取る
と、出力信号子〇および−Ｃを発生する。５ＲＬ３３４
はこの＋Ｃ出力および一〇出力を受は取るとりセットさ
れて、新しい出力信号を発生する。５ＲＬ６６４の発生
するこの新しい出力信号は前の出力信号の状態と反対の
ものである。この新出力信号はＮＡＮＤゲート３３６を
付勢し、該ゲートの出力は新しい状態になる。ＮＡＮＤ
ゲート３５６のこの新出力でクロックトライバ３３７を
付勢する。クロックトライバ３６７は、クロック信号Ｃ
ＬＫＫ″応答して、５ＲＬ３３８を付勢する変更された
出力信号（＋Ｃおよび−Ｃ）を発生する。５ＲＬ３３８
は、この変更された出力信号を進めてＢ Ｓ Ｍ ｏ
ｐ制御回路６７０を付勢する。
を発生し、ブロック回路３６０のＡＮＤゲート６′！、
１がこの信号を受は取る。ＡＮＤゲート６５１の他方の
入力’ＢＳＭビジー制御１はなお活動状態のままである
。ＡＮＤゲート６３１はＯＲゲート３３２を介してクロ
ックトライバ３６６を付勢する出力信号を発生する。ク
ロックトライバ３３３はクロック信号ＣＬＫを受は取る
と、出力信号子〇および−Ｃを発生する。５ＲＬ３３４
はこの＋Ｃ出力および一〇出力を受は取るとりセットさ
れて、新しい出力信号を発生する。５ＲＬ６６４の発生
するこの新しい出力信号は前の出力信号の状態と反対の
ものである。この新出力信号はＮＡＮＤゲート３３６を
付勢し、該ゲートの出力は新しい状態になる。ＮＡＮＤ
ゲート３５６のこの新出力でクロックトライバ３３７を
付勢する。クロックトライバ３６７は、クロック信号Ｃ
ＬＫＫ″応答して、５ＲＬ３３８を付勢する変更された
出力信号（＋Ｃおよび−Ｃ）を発生する。５ＲＬ３３８
は、この変更された出力信号を進めてＢ Ｓ Ｍ ｏ
ｐ制御回路６７０を付勢する。
第６図で、Ｂ Ｓ Ｍ ｏ ｐ制御回路３’７０の線６
９および６４が活動化されるとＢＳＭＩ ５およびキャ
ッシュ２２０が付勢される。クロック発生器２′５０か
らのブロック回路′５３０を付勢するクロック信号は、
クロック発生器２′５０からのＩ ＰＵ２１０を付勢す
るクロック信号と同期している。しだがって、第２プロ
セッサ２００のクロックはＢＳＭ制御部３００のクロッ
クと同期している。こウシて、１フラツシユ１オペレー
シヨンを開始することができる。
９および６４が活動化されるとＢＳＭＩ ５およびキャ
ッシュ２２０が付勢される。クロック発生器２′５０か
らのブロック回路′５３０を付勢するクロック信号は、
クロック発生器２′５０からのＩ ＰＵ２１０を付勢す
るクロック信号と同期している。しだがって、第２プロ
セッサ２００のクロックはＢＳＭ制御部３００のクロッ
クと同期している。こウシて、１フラツシユ１オペレー
シヨンを開始することができる。
ＩＰＵ２１０のクロックがＢＳＭ制御部３００内のブロ
ック回路３３０のクロックと同期すれば、所望の変更デ
ータはキャッシュ２２０から８８Ｍ１５ヘフラツシユさ
れる。第１プロセッサ１００は、命令の実行中、所望の
変更データを利用することができる。
ック回路３３０のクロックと同期すれば、所望の変更デ
ータはキャッシュ２２０から８８Ｍ１５ヘフラツシユさ
れる。第１プロセッサ１００は、命令の実行中、所望の
変更データを利用することができる。
１フラツシユ１オペレーシヨンが完了スれば、ＢＳＭ制
御部３００は、第１プロセッサ１００がもともと発行し
現にコマンド状況レジスタ３１０に記憶された１ホエア
レバ（ＷＨＥＲＥＶ’ＥＲ） １タイプの命令を実行す
るため、条件付けて再開始しなければならない。一方、
コマンド状況レジスタ３２０をリセットしなければなら
ないし、第６図に示すマスキングシステムを再開始しな
ければならない。このために、ｏｐディスクリミネータ
３４０の出力でＡＮＤゲート３５０の入力を付勢する。
御部３００は、第１プロセッサ１００がもともと発行し
現にコマンド状況レジスタ３１０に記憶された１ホエア
レバ（ＷＨＥＲＥＶ’ＥＲ） １タイプの命令を実行す
るため、条件付けて再開始しなければならない。一方、
コマンド状況レジスタ３２０をリセットしなければなら
ないし、第６図に示すマスキングシステムを再開始しな
ければならない。このために、ｏｐディスクリミネータ
３４０の出力でＡＮＤゲート３５０の入力を付勢する。
この時点で、ＡＮＤゲート′５５０の他の入力は”ＢＳ
Ｍ制御リセット許可“信号で付勢される。この信号は１
フラツシユ１オペレーシヨンの完了時に発生されるもの
である。こうして、ＡＮＤゲート５５０はＯｐラッチ３
６０をセントする出力信号を発生する。ｏｐラッチ３６
０は線６２を介してコマンドレジスタ３２０にリセット
信号を供給し、線６３を介してＢ Ｓ Ｍ ｏ ｐ制御
回路６７０に再開始信号を供給する。線６２を介するリ
セット信号で、コマンド状況レジスタろ２０に記障され
たフラッシュ標識が除去される。コマンド状況レジスタ
３２０がリセットされフラッシュ標識が除去されると、
ｏｐディスクリミネータ６４０が滅せられてその１マス
ク１信号（線６０）が非活動化される。これにより、Ｂ
ＳＭｏｐ制御回路５７０のマスクが解除され、該回路は
第１プロセッサ１００の１ホエアレバ（ＷＨＥＲＥＶＥ
Ｒ）’タイプの命令の情報を有するコマンド状況レジス
タ′５１０の内容をみることができる。Ｂ Ｓ Ｍ ｏ
ｐ制御回路３７０は、線６６を介する再開始信号に応
答して、ＢＳＭＩ ５を付勢するだめの出力信号（線６
９）を発生する。こうして第１プロセッサ１００ば１ホ
エアレバ（ＷＨＥＲＥＶＥＲ）’ タイプの命令の実行
を開始することができるようになる。
Ｍ制御リセット許可“信号で付勢される。この信号は１
フラツシユ１オペレーシヨンの完了時に発生されるもの
である。こうして、ＡＮＤゲート５５０はＯｐラッチ３
６０をセントする出力信号を発生する。ｏｐラッチ３６
０は線６２を介してコマンドレジスタ３２０にリセット
信号を供給し、線６３を介してＢ Ｓ Ｍ ｏ ｐ制御
回路６７０に再開始信号を供給する。線６２を介するリ
セット信号で、コマンド状況レジスタろ２０に記障され
たフラッシュ標識が除去される。コマンド状況レジスタ
３２０がリセットされフラッシュ標識が除去されると、
ｏｐディスクリミネータ６４０が滅せられてその１マス
ク１信号（線６０）が非活動化される。これにより、Ｂ
ＳＭｏｐ制御回路５７０のマスクが解除され、該回路は
第１プロセッサ１００の１ホエアレバ（ＷＨＥＲＥＶＥ
Ｒ）’タイプの命令の情報を有するコマンド状況レジス
タ′５１０の内容をみることができる。Ｂ Ｓ Ｍ ｏ
ｐ制御回路３７０は、線６６を介する再開始信号に応
答して、ＢＳＭＩ ５を付勢するだめの出力信号（線６
９）を発生する。こうして第１プロセッサ１００ば１ホ
エアレバ（ＷＨＥＲＥＶＥＲ）’ タイプの命令の実行
を開始することができるようになる。
Ｇ９発明の詳細
な説明したように本発明によれば、フラツンユオペレー
ンヨンの前に関連するクロックの同期化を行うことによ
り、効率よくコマンドを実行することかできるようにな
るので多重プａセノｆ／ステムの性能が向上する。
ンヨンの前に関連するクロックの同期化を行うことによ
り、効率よくコマンドを実行することかできるようにな
るので多重プａセノｆ／ステムの性能が向上する。
第１図は本発明に基づく多重プロセッサ７ステムの実施
例を示す図、第２図は多重プロセッサ／ステムの一般的
な構成を示す図、第６図は第２図のＢＳＭ制御部の構成
を示す図、第４図は第６図のｏｐディスクリミネータの
構成を示す図、第５図は第１図の代替キャソ７ユ探索信
号発生回路の構成を示す図、第６図は第５図のＩＣＴ制
御（１）の構成を示す図、第７図は第６図のブロック回
路の構成を示す図、第８図は第１図のＸモジュール
！′：の構成を示す図、第９図はシフトレジス
タランチ（ＳＲＬ）の構成を示す図、第１０図は第１図
のクロック発生器の構成を示す図、第１１Ａ図およびＩ
ｇ１１Ｂ図はプロセッサのクロックとＢＳＭ制御部のク
ロックとの同期外れ状態および同期状態をそれぞれ表わ
す図である。 出願人 インターナシタナ７ｕ−ビジネス・マシーンズ
・コーポレーション”寸＼ 第５図 第６図 ｒｌ Ｏ 同期外ｉ状厭 第１１Ａ図 同期状態 第１１Ｂ図
例を示す図、第２図は多重プロセッサ／ステムの一般的
な構成を示す図、第６図は第２図のＢＳＭ制御部の構成
を示す図、第４図は第６図のｏｐディスクリミネータの
構成を示す図、第５図は第１図の代替キャソ７ユ探索信
号発生回路の構成を示す図、第６図は第５図のＩＣＴ制
御（１）の構成を示す図、第７図は第６図のブロック回
路の構成を示す図、第８図は第１図のＸモジュール
！′：の構成を示す図、第９図はシフトレジス
タランチ（ＳＲＬ）の構成を示す図、第１０図は第１図
のクロック発生器の構成を示す図、第１１Ａ図およびＩ
ｇ１１Ｂ図はプロセッサのクロックとＢＳＭ制御部のク
ロックとの同期外れ状態および同期状態をそれぞれ表わ
す図である。 出願人 インターナシタナ７ｕ−ビジネス・マシーンズ
・コーポレーション”寸＼ 第５図 第６図 ｒｌ Ｏ 同期外ｉ状厭 第１１Ａ図 同期状態 第１１Ｂ図
Claims (1)
- 第１プロセッサ、第２プロセッサ、および主メモリを含
み、前記第２プロセッサを付勢するクロック信号および
前記主メモリを付勢するクロック信号に応答して前記第
２プロセッサのキャッシュに存する所望のデータを前記
主メモリへフラッシュして記憶し、該主メモリに記憶さ
れた所望のデータを前記第１プロセッサが命令の実行に
使用するような多重プロセッサシステムであつて、前記
所望のデータを前記第２プロセッサのキャッシュから前
記主メモリへフラッシュする前に前記第２プロセッサを
付勢するクロック信号を前記主メモリを付勢するクロッ
ク信号と同期させる手段を設けたことを特徴とする多重
プロセッサシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/664,284 US4827401A (en) | 1984-10-24 | 1984-10-24 | Method and apparatus for synchronizing clocks prior to the execution of a flush operation |
| US664284 | 1984-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101854A true JPS61101854A (ja) | 1986-05-20 |
| JPH0460256B2 JPH0460256B2 (ja) | 1992-09-25 |
Family
ID=24665384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139266A Granted JPS61101854A (ja) | 1984-10-24 | 1985-06-27 | 多重プロセツサシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4827401A (ja) |
| EP (1) | EP0179218B1 (ja) |
| JP (1) | JPS61101854A (ja) |
| CA (1) | CA1223669A (ja) |
| DE (1) | DE3584758D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05108577A (ja) * | 1991-09-06 | 1993-04-30 | Fujitsu Ltd | キヤツシユ制御方式 |
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