JPS6232812B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに関し、さらに具
体的にはアクセスされつつある制御メモリの速度
に適合する様に、マイクロプロセツサのサイクル
時間を動的に調節するための制御回路を組込んだ
データ処理システムに関する。

計算機システムの機械語とも呼ばれるユーザの
命令セツトはハードウエアで実現されるかもしく
はマイクロプロセツサ上でランする一連のマイク
ロ命令を実行する事によつて解釈される。ハード
ウエアに代つてマイクロプロセツサが使用される
場合に、開発エンジニア及びプログラマの当面す
る問題はマイクロプロセツサと共に使用されるた
めの高速度制御メモリの選択である。この問題は
実用的寸法及びコストの限界内にある制御メモリ
を設計する事を含む。

この設計の問題を軽減するための１つの従来の
技法は一時オーバーレイ機構を含む。この方法に
おいて、マイクロプログラムの一部は制御メモリ
中に存在し、一部は主メモリ中に保持される。主
メモリ中に保持されたマイクロプログラムの一部
は必要に応じて制御メモリ中にもたらされる。こ
の技法は、設置される制御メモリを、計算機シス
テムのための全マイクロコード・パツケージを保
持するために必要とされるメモリよりも小さくな
らしめる事を可能とする。この試みに対する欠点
は、主メモリは制御メモリよりも著しく動作がお
そく、従つて非常駐のマイクロコードを検索する
ために多くの時間が費される点にある。

他の従来の試みは全マイクロコード・パツケー
ジを記憶するために十分な記憶位置を有する制御
メモリの使用を含む。この試みのコスト制限は実
用的におそい動作の制御メモリを生ずる。さらに
速度のおそいメモリ配列体は代表的には動的であ
り、さらにその内容を保持するために周期的リフ
レツシユ・サイクルを必要とする。このリフレツ
シユの要件は制御メモリがリフレツシユしている
間にマイクロプロセツサの動作が一時的に中断さ
れる事を必要とする。

上述の設計上の問題を克服するために計算機シ
ステムの制御メモリ制御システムの必要性が生じ
た。この様な制御システムは高速及び低速メモリ
の可変速度で動作可能でなくてはならない。この
様なシステムはさらにマイクロプロセツサのサイ
クルをアクセスされつつある制御メモリの速度に
動的に調節するために、リフレツシユ回路及びマ
イクロプロセツサと両立可能でなくてはならな
い。さらに、動的制御メモリがリフレツシユ・サ
イクルを必要とする時にマイクロプロセツサの実
行を一時的に中断するための制御システムに対す
る必要性がもち上つた。

本発明ではこのような要請に応えるために、制
御メモリ・ユニツトの動作速度に応じてマイクロ
プロセツサの動作速度を動的に制御するようにし
ている。しかも制御メモリ・ユニツトの１つがリ
フレツシユを要する場合に対処すべくリフレツシ
ユ時のマイクロプロセツサの動作を中断し、これ
により当該制御メモリ・ユニツトの内容が破壊さ
れないようにしている。マイクロプロセツサの動
作の中断は、マイクロプロセツサの１サイクル内
の内部状態を順次規定する第１〜第ｎクロツクの
うちの第１クロツクに同期して開始される。この
中断は、また上記第１〜第ｎクロツクのうち第１
クロツク以外を生成しないようにして実現され
る。そしてこの中断時第１クロツクの繰り返し周
期は、動作時のマイクロプロセツサの１サイクル
よりかなり短かいものとされる。上述のリフレツ
シユが終了したのちは、それ以降に最初に生じる
第１クロツクに同期させてマイクロプロセツサを
動作開始させる。以上のようにしてマイクロプロ
セツサの動作をリフレツシユ終了後急速に回復さ
せることが可能となる。

第１図を参照するに、マイクロプロセツサ１０
並びに関連する制御メモリ・ユニツト１２及び１
４が示されている。メモリ・ユニツト１２は高速
の静的制御メモリであり、ユーザ・プログラムの
高レベル命令を解釈し、実行するマイクロプログ
ラムを保持するのに使用される。メモリ・ユニツ
ト１２は最も頻繁に使用されるルーチンを記憶す
るが、これは高速静的メモリ・ユニツトであるの
で、メモリ・ユニツト１２はマイクロプロセツサ
１０の最高速度で動作し得、各マイクロプロセツ
サ・サイクルに対し、１つのマイクロ命令を与え
る。本明細書では、マイクロプロセツサ・サイク
ルとは１マイクロ命令を実行し、実行さるべき次
の１マイクロ命令をアクセスする為にマイクロプ
ロセツサ１０によつて必要とされる時間間隔と定
義される。メモリ・ユニツト１２は静的メモリ配
列体が使用されているので、メモリ・ユニツト１
４とは異なり、リフレツシユ・サイクルを必要と
しない。

メモリ・ユニツト１４は低速の動的制御メモ
リ・ユニツトであり、メモリ・ユニツト１２より
も低いパホーマンスを有するメモリ・ユニツトを
与えるのに使用される。メモリ・ユニツト１４は
動的配列体より成り、従つてその内容を保持する
のに周期的リフレツシユ・サイクルを必要とす
る。従つてメモリ・ユニツト１４は通常のこの技
術分野で周知のリフレツシユ制御回路を含む。こ
のリフレツシユ制御回路はマイクロプロセツサ１
０の状態とは無関係に動作する。動作に際し、マ
イクロプロセツサ１０はリフレツシユ・サイクル
がメモリ・ユニツト１４に適用される時に、イン
ターロツクされなければならない。本発明の重要
な態様はメモリ・ユニツト１４のリフレツシユが
生じている間にマイクロ命令の実行を一時的に中
断し、リフレツシユが完了した時に自動的に動作
を回復する様にマイクロプロセツサ１０を制御す
るための本発明のシステムの能力にある。メモ
リ・ユニツト１２及び１４は複数の制御メモリ記
憶位置レジスタより成る。これらの記憶位置レジ
スタの数は例えば2¹²もしくは2¹³である。

メモリ・ユニツト１２及び１４からのマイクロ
命令は線２２を介して制御メモリ出力レジスタ
（以下CSORという）２０に印加するために共通
線１８に印加される。CSOR２０は、マイクロプ
ロセツサ１０の動作を制御するための制御信号を
制御線２４に発生する。CSOR２０はメモリ・ユ
ニツト１２もしくは１４からの命令を１マイクロ
プロセツサ・サイクルの間安定に保持する。この
サイクル時間中に現在の命令が実行され、次の命
令がマイクロプロセツサ１０のためにフエツチさ
れつつある。現在実行中の命令は、実行さるべき
次の命令のためのアドレス情報を含み、次の命令
がフエツチされるのがメモリ・ユニツト１２であ
るかメモリ・ユニツト１４であるかを決定する。

マイクロプロセツサ１０のサイクル速度は実行
さるべき次の命令がフエツチされる記憶位置によ
つて決定される。マイクロプロセツサ１０のサイ
クル時間は、マイクロプロセツサ１０によつて実
行されつつある現在のマイクロ命令中に含まれる
アドレス・フイールドの内容によつて決定され
る。マイクロプロセツサ１０のサイクル時間は実
行されつつある命令が決定するのでもなく、もし
くは現在実行されつつあるマイクロ命令がフエツ
チされた記憶位置の速度が決定するのでもない。
この技法はオーバーラツプ・アクセスと呼ばれ、
現在のマイクロ命令の実行が完了する前に、次の
マイクロ命令のアドレスが決定されるものであ
る。

次アドレス信号はCSOR２０によつて出力さ
れ、線３０を介して制御メモリ・アドレス・レジ
スタ（以下CSARという）３２へ送られる。
CSAR３２はアクセスが行なわれている間メモ
リ・ユニツト１２及び１４へのアドレスを安定に
保持する。CSAR３２の出力はアドレス信号線３
４を介してメモリ・ユニツト１２に印加され、ア
ドレス信号線３６を介してメモリ・ユニツト１４
に印加される。CSAR３２からのアドレス信号の
１以上の高位ビツトは、メモリ・ユニツト１２及
び１４のいずれが実際にアクセスされるかを決定
するために解読ユニツト３８及びクロツク制御論
理４２によつて使用される。

CSAR３２はメモリ・ユニツト１２及び１４内
に含まれる記憶位置の数に応じて高位ビツトを解
読する解読回路３８に接続されている。解読回路
３８の内容はメモリ・ユニツト１２及び１４の相
対的容量に依存する。例えば、各メモリ・ユニツ
ト１２及び１４に4096個の記憶位置が存在するな
らば、解読回路３８は単一の反転器でよい。もし
CSAR３２が13ビツトであれば、メモリ・ユニツ
ト１２及び１４中の2¹³即ち8192の記憶位置がア
クセスされ得る。この場合、CSAR３２の最高位
ビツトがメモリ・ユニツト１２の4096の記憶位置
もしくはメモリ・ユニツト１４中の4096の記憶位
置を選択するのに使用される。あとの12ビツト
は、メモリ・ユニツト１２もしくは１４の正確な
アドレスを指定するのに使用される。解読回路３
８の出力は信号線４０を介してクロツク制御論理
回路４２に印加される。

クロツク制御論理回路４２はマイクロプロセツ
サ１０のサイクル時間を動的に制御する様にマイ
クロプロセツサ１０を動作させるのに必要なクロ
ツクを発生し、制御する。クロツク制御論理回路
４２は信号線５０を介してCSAR３２に印加され
るロードCSAR信号を発生する。クロツク制御論
理回路４２は同様に線５２を介してメモリ・ユニ
ツト１４に印加される低速選択信号及び線５４を
介してメモリ・ユニツト１２に印加される高速選
択信号を与える。さらにクロツク制御論理回路４
２は信号線５８を介してCSOR２０に印加される
ロードCSOR信号を発生する。後に説明される如
く、クロツク制御論理回路４２は同様にメモリ・
ユニツト１４のリフレツシユ・サイクル中のマイ
クロプロセツサ１０によるマイクロ命令の実行の
中断を生ずる様な働きを有する。

メモリ・ユニツト１４のリフレツシユ制御回路
は休止要求信号を線６０を介してクロツク制御論
理回路４２に印加する。クロツク制御論理回路４
２は線６２を介する休止応答信号によつてメモ
リ・ユニツト１４に応答する。信号Ｄ１及びＤ３
は同様に線６４及び６６を介してメモリ・ユニツ
ト１４に印加され、リフレツシユ・サイクルに関
連してメモリ・ユニツト１４によつて利用され
る。この動作は、第４図に関連して後に説明され
る。

クロツク制御論理回路４２は発振器７０によつ
て発生されるシステム・クロツクＣ１及びＣ２を
受取る。システム・クロツクＣ１及びＣ２は第３
ａ図及び第３ｂ図に示された２相非重畳クロツ
ク・システムより成る。

第２図を参照するに、クロツク制御論理回路４
２の一部が示されている。クロツク制御論理回路
４２は番号７８によつて総括的に示された10位置
シフト・リングを含む。シフト・リング７８はラ
ツチ８０，８２，８４，８６，８８，９０，９
２，９４，９６及び９８を含む。Ｃ２クロツク信
号はラツチ８０，８４，８８，９２及び９６に印
加されるためにAND回路１００に印加される。
Ｃ１クロツク信号はラツチ８２，８６，９０，９
４及び９８に印加されるためにAND回路１０２
に印加される。クロツク信号Ｃ１及びＣ２のラツ
チ８０−９８への印加はTX，Ｔ２，Ｔ３，Ｔ
４，Ｔ５及びＴ６信号を発生するため論理１をシ
フト・リング７８を通して伝播せしめる。このＴ
信号はマイクロプロセツサ１０のためのクロツク
であり、第３ｄ図に示されている。

これらのマイクロプロセツサ・クロツクはラツ
チ８０−９０の出力とＣ１又はＣ２クロツクとを
交互にアンドする事によつて発生される。ラツチ
８０の出力はＣ１クロツク信号と共にAND回路
１０４に印加され、TXマイクロプロセツサ・ク
ロツクを発生する。このクロツクはCSAR３２に
信号線５０を介して印加されロードCSAR信号を
構成する。ラツチ８２の出力はＣ２クロツク信号
と共にAND回路１０６に印加され、Ｔ２マイク
ロプロセツサ・クロツクを発生する。ラツチ８４
の出力は、Ｃ１クロツク信号と共にAND回路１
０８に印加され、Ｔ３マイクロプロセツサ・クロ
ツクを発生する。ラツチ８６の出力はＣ２クロツ
ク信号と共にAND回路１１０に印加され、Ｔ４
マイクロプロセツサ・クロツクを発生する。ラツ
チ８８の出力はＣ１クロツク信号と共にAND回
路１１２に印加され、Ｔ５マイクロプロセツサ・
クロツクを発生する。ラツチ９０の出力はＣ２ク
ロツク信号と共にAND回路１１４に印加され、
Ｔ６マイクロプロセツサ・クロツクを発生する。

解読回路３８（第１図）によつて発生された低
速制御メモリ信号は線４０を介してAND回路１
２０に印加される。AND回路１２０は同様にラ
ツチ９０の出力を受取る。AND回路１２０の出
力はラツチ９２の入力に印加される。低速制御メ
モリ信号はAND回路１２２にも印加される。
AND回路１２２は同様にラツチ９８の出力を受
取る。低速制御メモリ信号は同様にAND回路１
２６に印加されるために反転回路１２４に印加さ
れる。AND回路１２２及び１２６の出力はOR回
路１２８に印加され、その出力はラツチ８０の入
力に印加される。OR回路１２８の出力は同様に
Ｃ２クロツク信号と共にAND回路１３０に印加
され、線６８上にロードCSOR信号を発生する。

反転回路１２４の出力は同様にAND回路１３
４に印加される。ラツチ８４の出力がAND回路
１３４及びAND回路１３６に印加される。AND
回路１３４の出力は信号線５４を介してメモリ・
ユニツト１２に印加される高速選択信号を発生す
る。低速制御メモリ信号は線４０を介してAND
回路１３６に印加され、AND回路１３６は信号
線５２を介してメモリ１４に印加される低速選択
信号を発生する。

AND回路１０４の出力は、セツト・ホルドオ
フ信号を同様に受取るラツチ１４０にクロツク信
号として印加される。ラツチ１４０の出力は同様
に低速制御メモリ信号を受取るAND回路１４２
へ印加される。AND回路１４２の出力は反転回
路１４４へ印加され、その出力はAND回路１０
０へ印加されＣ２クロツク信号がラツチ８０，８
４，８８，９２及び９６へ印加されるのを阻止す
る。反転回路１４４の出力は同様にAND回路１
０６に印加される。

第２図及び第３図を同時に参照しつつ、マイク
ロプロセツサ１０のためのクロツクの発生が説明
される。Ｃ１及びＣ２クロツク信号によるラツチ
８０−９０の交番クロツキングは第３ｃ図に示さ
れた如きGX，Ｇ２，Ｇ３，Ｇ４，Ｇ５及びＧ６
信号を発生する。これらはわずかなオーパラツプ
をもつて実質上一時に一個発生される。Ｃ１もし
くはＣ２クロツク信号によつてゲートされる各ラ
ツチ８０−９０は好ましい実施例においては
100n秒である各Ｃ１もしくはＣ２クロツク毎に
時間的に変化する能力を有する。ラツチ８０がＣ
２クロツク信号によつて、クロツクされる時、
GX信号が生じ、これはAND回路１０４によつて
Ｃ１クロツク信号とANDされ、TXマイクロプロ
セツサ・クロツク（第３ｄ図）を発生する。この
様にして、マイクロプロセツサ１０のための独立
したクロツクの組が発生される。なんとなればマ
イクロプロセツサのクロツクはＣ１及びＣ２シス
テム・クロツクに応答しては発生されず、Ｃ１及
びＣ２システム・クロツクによつてクロツクされ
るラツチの出力に応答して発生されるからであ
る。

ラツチ９２，９４，９６及び９８は好ましい実
施例では200n秒である４クロツクを、低速動的
制御メモリ１４と共に動作する時マイクロプロセ
ツサ・サイクルに付加する事によつてマイクロプ
ロセツサ１０のサイクルを拡張するのに使用され
る。ラツチ９２，９４，９６及び９８はマイクロ
プロセツサ１０のための独自のクロツクを発生す
るのではなく、主としてマイクロプロセツサ１０
のサイクル時間を拡張するのに使用される。動作
に際し、もし高速静的制御メモリ１２がアクセス
されるのであれば、ラツチ９０の出力がＧ６信号
を発生し、AND回路１２６が高速信号によつて
条件付けられ、GX信号を発生するためOR回路１
２８を介してラツチ８０へ入力を発生する。GX
信号はTXマイクロプロセツサ・クロツク及び第
３ｅ図に１４８で示されたロードCSARパルスを
発生するのに使用される。

もし高速信号が付勢されていなければ、上述の
如くラツチ８０が条件付けられる事はなく、
AND回路１２０がラツチ９２に入力を印加す
る。ラツチ９２への入力は論理１をラツチ９４，
９６及び９８を通して伝搬させて、OR回路１２
８がラツチ８０を再付勢する。従つて、CSOR２
０は高速制御メモリ１２がアクセスされるべき場
合にはＧ６信号中にクロツク制御論理回路４２に
よつてロードされ、シフト・リング７８を通す論
理１の伝搬は第３ｃ図中の矢印１５０によつて示
された如くラツチ８０に戻される。高速制御メモ
リ１２にアクセスするためのロードCSORパルス
は第３ｅ図中１５２で示されている。もし低速制
御メモリ信号がAND回路１２０に印加されるな
らば、AND回路１２０は論理１をラツチ９２，
９４，９６及び９８を通して伝搬させ、第３ｃ図
中の矢印１５４によつて示されたＤ１，Ｄ２，Ｄ
３及びＤ４パルスを発生する。従つてAND回路
１２２がロードCSORパルス１５６（第３ｅ図）
を発生するためＤ４信号中に条件付けられ、低速
制御メモリ１４がアクセス可能となる。

従つてCSAR３２の出力はマイクロプロセツサ
１０のサイクルがどの程度長いかを決定する。な
んとなればCSAR３２中のアドレスの高位ビツト
が、クロツク制御論理回路４２に印加される低速
制御メモリ信号の発生によつて次のアドレスがメ
モリ・ユニツト１２もしくは１４のいずれに対す
るものであるかを同定するからである。低速制御
メモリ信号は、TXマイクロプロセツサ・クロツ
クが発生され得る前に、全シフト・リング７８を
通して論理１が伝搬されなければならない様にラ
ツチ９２のゲートを制御する。メモリ・ユニツト
１４がアクセスされる場合には、論理１はラツチ
８０からラツチ９８へとシフト・リング７８を通
して伝搬され、500n秒のマイクロプロセツサ・
サイクル時間を生ずる。メモリ・ユニツト１２が
アクセスされる場合には、論理１はシフト・リン
グ７８のラツチ８０，８２，８４，８６及び８８
を通してシフトされ、300n秒のマイクロプロセ
ツサ・サイクル時間を生ずる。

この動作は交互のマイクロ命令がメモリ・ユニ
ツト１２もしくは１４のいずれから相次ぐマイク
ロ命令をアクセスするかを順次に示すならば各マ
イクロプロセツサ１０サイクル毎に交代され得
る。マイクロプロセツサ１０のサイクル時間は実
行されつつあるマイクロ命令によつても、現在の
実行されつつあるマイクロ命令がフエツチされた
メモリ・ユニツト１２もしくは１４の記憶位置に
よつても決定されない。マイクロプロセツサ１０
のサイクル時間はマイクロプロセツサ１０によつ
て実行されつつある現在のマイクロ命令中に含ま
れるアドレス・フイールドの内容によつて決定さ
れる。このアドレス・フイールドはマイクロプロ
セツサ１０によつて実行される次の相次ぐマイク
ロ命令のためにメモリ・ユニツト１２もしくはメ
モリ・ユニツト１４中のいずれかの位置を決定す
る。

メモリ・ユニツト１４は動的制御メモリである
から、その内に記憶された情報の周期的リフレツ
シユを必要とする。メモリ・ユニツト１４のリフ
レツシユ動作中、マイクロプロセツサ１０による
マイクロ命令の処理はメモリ・ユニツト１４から
これらのマイクロ命令のアクセスが必要とされる
場合、メモリ・ユニツト１４中に保持された情報
の破壊を防止するため中断される。第４図はマイ
クロプロセツサ１０の中断動作のためラツチ１４
０（第２図）に関連して使用されるクロツク制御
論理回路４２の論理回路の一部を示す。

第４図を参照するに、システム・クロツクＣ１
はラツチ１８０及び１８２に印加される。ラツチ
１８０の出力は同様に入力システム・クロツクＣ
２を受取るラツチ１８４に印加される。ラツチ１
８２の出力は同様に入力システム・クロツクＣ２
を受取るラツチ１８６へ印加される。ラツチ１８
０，１８２，１８４及び１８６はANDゲート１
８８，１９０，１９２及び１９４の出力に於て４
つのクロツクＤ１，Ｄ２，Ｄ３及びＤ４を発生す
る為の２段カウンタとしての機能を有する。クロ
ツクＤ１−Ｄ４はプロセツサ１０の動作の他の態
様に於て及びＩ／Ｏ装置の為に使用される。Ｄ１
−Ｄ４クロツクは第６ｃ図に示されており、明ら
かにシステム・クロツクＣ１及びＣ２（第６ａ図
及び第６ｂ図）よりも幅広いクロツク・パルスで
ある。代表的にはＩ／Ｏ装置を相互接続するＩ／
Ｏチヤンネルはシステム・クロツクＣ１及びＣ２
の如き狭いパルスを要求しないので、Ｄ１，Ｄ
２，Ｄ３及びＤ４クロツクはより幅広いものであ
る。Ｄ１及びＤ３クロツクはメモリ・ユニツト１
４のリフレツシユ制御回路と関連して利用可能で
あるので、第６図と関連してその後に説明され
る。

第４図はクロツクＤ１−Ｄ４の発生を示してい
る。システム・クロツクＣ１は反転回路１９６を
通してANDゲート１８８，１９０，１９２及び
１９４の各々に印加される。ラツチ１８０の出力
は反転器１９８を経てAND回路１８８及び１９
４に印加される。ラツチ１８２の出力は反転回路
２００を経てAND回路１８８及び１９０に印加
される。ラツチ１８０の出力はAND回路１９０
及び１９２に印加される。ラツチ１８２の出力は
AND回路１９２及び１９４へ印加される。

ラツチ１８０，１８２，１８４及び１８６はラ
ツチ２１０及び２１２へ印加する２つのクロツク
信号を発生するためにクロツク制御論理回路４２
によつて同時に利用可能である。ラツチ２１０の
ためのクロツク信号はAND回路２１４及び２１
６並びにOR回路２１８の動作によつて発生され
る。AND回路２１４はラツチ２１２の出力、ラ
ツチ１８０の出力、ラツチ１８２の出力及びシス
テム・クロツクＣ２の出力を入力として受取る。
AND回路２１６はシステム・クロツクＣ２、反
転回路１９８の出力及びラツチの出力１８２を受
取る。

ラツチ２１２のためのクロツク信号はAND回
路２２０及び２２２並びにOR回路２２４の動作
によつて発生される。AND回路２２０はラツチ
１８４の出力、反転回路２２６を通つたラツチ１
８６の出力及びシステム・クロツクＣ１を入力と
して受取る。AND回路２２２は入力としてシス
テム・クロツクＣ１及びラツチ１８４の出力及び
ラツチ１８６の出力を受取る。

メモリ・ユニツト１４は動的であり、その内容
のリフレツシユを必要とするので、マイクロプロ
セツサ１０によるその記憶位置の１つのアクセス
はリフレツシユ動作と同時には遂行され得ない。
従つてマイクロプロセツサ１０によるメモリ・ユ
ニツト１４の使用に対しメモリ・ユニツト１４の
リフレツシユ・サイクルをインターロツクする必
要がある。この様なインターロツク機構は休止要
求信号、休止応答信号及びセツト・ホルドオフ信
号の使用によつて具体化される。メモリ・ユニツ
ト１４はメモリ・ユニツトのリフレツシユ時間が
切れるわずか前に休止要求信号を上昇する。休止
要求信号はラツチ２１０（第４図）に印加され
る。ラツチ２１０は休止要求信号を認識し、ラツ
チ２１２（第４図）によつて発生される休止応答
信号でメモリ・ユニツト１４に応答する。

ラツチ２１０の機能はマイクロプロセツサ１０
の動作とメモリ・ユニツト１４の休止要求信号を
同期させる事にある。メモリ・ユニツト１４のリ
フレツシユ・サイクル及びマイクロプロセツサ１
０によるマイクロ命令の実行は非同期的に生ずる
ので、これらの２つを同期させる必要がある。同
期はシステム・クロツクＣ２、ラツチ１８０及び
１８２、AND回路２１４及び２１６並びにOR回
路２１８と組合されて生じ、ラツチ２１０のため
のクロツク信号が発生される。ラツチ２１０の出
力はラツチ１４０（第２図）に印加されるセツ
ト・ホルドオフ信号を発生する。ラツチ２１２の
出力はメモリ・ユニツト１４に印加される休止応
答信号を発生する。休止応答信号の発生はメモ
リ・ユニツト１４に対し、同期が完了した事を示
す。

第５図のタイミング図は上述の動作を示す。第
５ａ図はメモリ・ユニツト１４からの休止要求信
号の発生を示す。矢印２３０は第５ｂ図において
メモリ・ユニツト１４に対する休止応答信号の発
生を示し、第５ｃ図の矢印２３２はホルドオフ信
号の発生とその休止要求信号の開始との関連を示
す。第５ｄ図はリフレツシユが開始される前の最
後のマイクロ命令の可能な位置を示す。マイクロ
プロセツサ１０の動作は矢印２３４（第５ｄ図）
で示されている現在の命令の完了時に中止する。
矢印２３６（第５ｄ図）はメモリ・ユニツト１４
内に保持されたマイクロ命令をアクセスするため
のマイクロプロセツサ１０の動作が中断される期
間を示す。

第５ｅ図はマイクロプロセツサ１０がホルドオ
フ状態にあり、メモリ・ユニツト１４に対するア
クセスがなされない時間を示す。第５ｆ図はその
間にメモリ・ユニツト１４のリフレツシユが生ず
るサイクルを示す。リフレツシユ・サイクルは第
５ｂ図及び第５ｆ図を比較する時に明らかな如く
休止応答信号がメモリ・ユニツト１４へ向けて上
昇されたわずか後に開始する。休止応答信号は実
行が中断されている実際の時点と独立にメモリ・
ユニツト１４に送られる。なんとなれば、マイク
ロプロセツサ１０は動作していず、従つてラツチ
１４０がセツトされていないからである。リフレ
ツシユ・サイクルが完了する時メモリ・ユニツト
１４は休止要求信号を第５ａ図及び第５ｆ図を比
較する事によつて示される如く降下させる。その
後、休止応答信号は降下し（第５ｂ図）、セツ
ト・ホルドオフ信号も降下し（第５ｃ図）、ラツ
チ１４０を脱勢し、マイクロ命令実行はホルドオ
フ・ラツチ１４０のゲート動作と第５ｄ図に示さ
れたマイクロ命令実行間の関係を示す矢印２３８
（第５ｃ図）において示された如く回復される。

セツト・ホルドオフ信号の発生及びそのラツチ
１４０（第２図）への印加はAND回路１００の
動作によるラツチ８０，８４，８８，９２及び９
６へシステム・クロツクＣの印加を禁止する。こ
れらのラツチへのＣ２クロツクの阻止はラツチ８
２を通過するシフト・リング７８中の論理１の伝
搬を防止し、これによつてマイクロプロセツサ・
クロツクＴ３−Ｔ６の発生を阻止する。マイクロ
プロセツサ・クロツクＴ２は反転回路１４４を通
過するホルドオフ・ラツチ１４０の出力によつて
AND回路１０６において脱勢される。第３ｆ図
に示された如く、ラツチ２１０によつて発生され
たセツト・ホルドオフ信号はマイクロプロセツ
サ・クロツクTX及びＴ６（第３ｄ図）間のマイ
クロプロセツサ・サイクル中の任意の時間におい
て発生され得る。しかしながら、セツト・ホルド
オフ信号はラツチ１４０がセツトされる時矢印２
５０によつて第３ｆ図中に示された如く、TXマ
イクロプロセツサ・クロツクの開始時に認識され
得る。セツト・ホルドオフ信号が降下する時、ホ
ルドオフ・ラツチ１４０は第３ｇ図の矢印２５２
によつて示された如く、デゲートされる。

ラツチ１４０（第１図）は各サイクルの最初の
マイクロプロセツサ・クロツクTXでサンプルさ
れるので、マイクロプロセツサ処理は第５ｄ図で
示された如く、マイクロ命令境界上で中断され
る。ラツチ１４０がリセツトされる時、マイクロ
プロセツサ１０の動作は前に停止した個所で回復
される。ホルドオフ・ラツチ１４０の動作は第６
ａ図及び第６ｂ図に示された如くシステム・クロ
ツクＣ１及びＣ２の発生を続けしめる。第６ｃ図
は第４図のAND回路１８８，１９０，１９２及
び１９４によつて発生されるＤ１，Ｄ２，Ｄ３及
びＤ４クロツクを示す。第６ｄ図乃至第６ｊ図は
ラツチ１４０のゲーテイングに加えて、休止要
求、休止応答及びメモリ・ユニツト１４のリフレ
ツシユ・サイクル間の関連を示す。

第３図及び第６図を同時に参照するに、ラツチ
１４０（第１図）がセツトされる時、ラツチ８０
（第２図）は第３ｄ図の番号２６０によつて示さ
れた如くTXマイクロプロセツサ・クロツクを発
生するためにゲートされた。ラツチ８２はＣ１シ
ステム・クロツクでクロツクされ、ラツチ８０が
セツトされているので、ラツチ８２は同様にラツ
チ１４０の付勢中にセツトされる。マイクロプロ
セツサ・クロツクＴ２はホルドオフ・ラツチ１４
０の付勢中は発生されない。ラツチ８２はＴ２の
発生を阻止するために、反転器１４４を通過する
ホルドオフ・ラツチ１４０の出力によつてAND
回路１０６においてデゲートされる。従つてラツ
チ１４０のセツトはラツチ８０へのクロツクを阻
止し、ラツチ８２からラツチ８４及びシフト・リ
ング７８のすべての後段のラツチへの論理１のシ
フトを阻止するが、ラツチ８０及び８２はセツト
されている。

ラツチ８０及び８２はラツチ１４０の付勢中に
セツトされるので、TXマイクロプロセツサ・ク
ロツクはラツチ１４０がリセツトされている時の
各６クロツク毎に一度でなく各２つのクロツク毎
に一度発生される。シフト・リング７８は従つて
ラツチ１４０がリセツトされている時の６クロツ
ク毎に一度TXマイクロプロセツサ・クロツクが
発生される時の300n秒でなく100n秒のサイクル
時間を有する。サイクルはラツチ１４０が付勢さ
れる時100n秒でランする様変更されたので、マ
イクロプロセツサ１０は最小遅延でマイクロ命令
の実行を回復するために再開始される。TXマイ
クロプロセツサ・クロツクの周波数を変更する事
によつて一度マイクロプロセツサ１０が停止され
ると、ラツチ１４０をセツトせしめた条件の欠如
がマイクロプロセツサ１０の動作を回復するため
に急速に決定され得る。

第６図を再び参照するに、Ｄ１パルス（第６ｃ
図）の後縁は矢印２７０によつて示された如く休
止要求信号を発生する。休止要求信号の存在はＤ
４パルス（第６ｃ図）及びシステム・クロツクＣ
２（第６ａ図）と共に矢印２７６（第６ｆ図）に
おいて示される。リフレツシユ・サイクルは第６
図に示された如く最後の低速マイクロ命令が実行
されたわずか後に開始する如く矢印２７８（第６
ｇ図）によつて示された如く開始する。

第６ｇ図に示された如く、リフレツシユ・サイ
クル中高速マイクロ命令のアクセスはラツチ１４
０が第６ｉ図に示された如くセツトされている期
間中第６ｈ図に示された如く許容する。マイクロ
プロセツサ・クロツクＴ２−Ｔ６をデゲートする
ホルドオフ・ラツチ１４０の効果はAND回路１
４２における低速制御メモリ信号によつて可能と
される。もし高速制御メモリがアクセスされつつ
あるのであれば、クロツクはデゲートされない。
第６ｊ図はリフレツシユが生ずる前及び最後のマ
イクロ命令の実行中における低速選択信号のため
のパルスを与える。リフレツシユが完了した後、
休止要求信号は矢印２８０（第６ｄ図）で示され
た如く停止される。システム・クロツクＣ２信号
（第６ａ図）及び次のＤ３クロツク（第６ｃ図）
の発生で、ラツチ１４０は矢印２８２（第６ｅ
図）によつて示された如くデゲートされる。Ｄ３
クロツクに続く次のシステム・クロツクＣ１時
に、休止応答信号は矢印２８４によつて示される
如く降下される。セツト・ホルドオフ信号の降下
及びラツチ１４０のリセツト（第６ｉ図）はマイ
クロプロセツサ１０をして第６ｈ図に示された如
くメモリ・ユニツト１４からマイクロ命令を再び
フエツチする事が許容される。第５ｄ図及び第６
ｈ図に示された如き、メモリ・ユニツト１４のリ
フレツシユ・サイクル中、マイクロプロセツサ１
０はリフレツシユ・サイクル中に発生された高速
選択信号の動作によつて、メモリ・ユニツト１２
からフエツチされたマイクロ命令を実行する様に
継続される。

従つて本発明は動的にマイクロプロセツサのサ
イクル時間を調節し、マイクロプロセツサのサイ
クルをマイクロプロセツサによつてアクセスされ
つつある制御メモリに調節し、低速でリフレツシ
ユ・サイクルを必要とする動的な制御メモリをア
クセスする時マイクロ命令の実行を一時的に中断
する。本発明の制御システムは同様に低速制御メ
モリからの非同期リフレツシユ要求にマイクロプ
ロセツサを応答せしめ、さらに、マイクロプロセ
ツサに関連する主メモリ、チヤンネル及び他のユ
ニツトをしてマイクロプロセツサの実行が低速制
御メモリのリフレツシユ中中断される時にも動作
可能にされる。

さらに、この発明ではリフレツシユ時にマイク
ロプロセツサを中断しているときにマイクロプロ
セツサ用の第１クロツクTXをそのサイクル周期
（300nSまたは500nS）よりかなり短かい同期
（100nS）で生成させ、これと周期させてリフレ
ツシユ終了後にマイクロプロセツサを動作再開さ
せるようにしている。このようにすることにより
タイミングの異なるマイクロプロセツサ動作とメ
モリ・リフレツシユ動作との間の同期を実現でき
るとともに、中断時の第１クロツク周期が短かい
ことから、リフレツシユ終了後急速にマイクロプ
ロセツサを立ち上がらせることが可能となる。

【図面の簡単な説明】

第１図はマイクロプロセツサのための本発明の
制御システムのブロツク図である。 １０……マイクロプロセツサ、１２……高速静
的制御メモリ、１４……低速動的制御メモリ（リ
フレツシユ制御装置を含む）、２０……制御メモ
リ出力レジスタ（CSOR）、３２……制御メモ
リ・アドレス・レジスタ（CSAR）、３８……解
読装置、４２……クロツク制御装置、７０……発
生器。 第２図は第１図のブロツク図に示されたクロツ
ク制御論理回路の一部を示す概略的論理図であ
る。第３図は第２図に示されたクロツク制御論理
回路のタイミング図である。第４図は第１図のブ
ロツク図に示されたクロツク制御論理回路の一部
を示した概略論理図である。第５図は第２図に示
されたホルドオフ・ラツチの動作のタイミング図
である。第６図は第４図に示された論理回路のタ
イミング図である。

Claims (1)

1. 【特許請求の範囲】 １ 第１制御記憶ユニツトと、この第１制御記憶
   ユニツトよりも遅い速度でアクセスされる第２制
   御記憶ユニツトであつて周期的なリフレツシユを
   必要とするものとから択一的に取り込まれたマイ
   クロ命令を実行するマイクロプロセツサのサイク
   ル時間を制御する装置において、 上記第１制御記憶ユニツトおよび第２制御記憶
   ユニツトをアドレスするアドレス手段と、 上記第１制御記憶ユニツトからのマイクロ命令
   の読み出しを可能にする第１選択信号および上記
   第２制御記憶ユニツトからのマイクロ命令の読み
   出しを可能にする第２選択信号を上記アドレス手
   段のアドレス情報に基づいて択一的に生成する選
   択信号生成手段と、 少なくとも第１〜第ｎステージを具備し、この
   第ｎステージの出力を第１ステージに帰還させて
   なる巡回シフトレジスタを有し、この巡回シフト
   レジスタの上記第１〜第ｎステージの出力に基づ
   いて、１サイクル時間内の上記マイクロプロセツ
   サの内部状態を順次規定する第１〜第ｎクロツク
   を、それぞれ生成するクロツク手段と、 上記選択信号生成手段から上記第２選択信号が
   生成されているときのみ上記巡回シフトレジスタ
   の上記第ｎステージおよび第１ステージの間の帰
   還ループに１以上の遅延用ステージを挿入接続
   し、上記マイクロプロセツサを、より遅い速度で
   動作させる第１の制御手段と、 上記選択信号生成手段から上記第２選択信号が
   生成されているときのみ、上記第２制御記憶ユニ
   ツトのリフレツシユを要求する信号に応じて上記
   第２〜第ｎクロツクの生成を中断させて上記マイ
   クロプロセツサの動作を中断させ、かつこの中断
   の間唯一生成される上記第１クロツクの繰り返し
   周期を上記第１〜第ｎクロツクのシーケンスの繰
   り返し周期よりも短かくする第２の制御手段と、 上記第２制御記憶ユニツトのリフレツシユ終了
   後最初に生じる上記第１クロツクに同期させて上
   記マイクロプロセツサの動作を再開させる第３の
   制御手段とを有することを特徴とするマイクロプ
   ロセツサのサイクル時間制御装置。