JPS61102886A - 多重信号抜取回路 - Google Patents
多重信号抜取回路Info
- Publication number
- JPS61102886A JPS61102886A JP59224410A JP22441084A JPS61102886A JP S61102886 A JPS61102886 A JP S61102886A JP 59224410 A JP59224410 A JP 59224410A JP 22441084 A JP22441084 A JP 22441084A JP S61102886 A JPS61102886 A JP S61102886A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- gate
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はテレビ信号の垂直帰線期間中に重畳して伝送さ
れる多重信号を抜き取るゲー)1発生する回路に関する
ものである。
れる多重信号を抜き取るゲー)1発生する回路に関する
ものである。
従来例の構成とその問題点
例えば、文字放送は、天気予報、ニュース、株式情報な
どの文字・図形で構成される画像情報をディジタルデー
タ信号で伝送する放送方式である。
どの文字・図形で構成される画像情報をディジタルデー
タ信号で伝送する放送方式である。
文字信号は、1水平走査期間を単位とするパケットで、
第1図に示すよう罠テレビ信号の垂直帰線期間中、第1
フイールドでは、第1o番目の水平走査期間1oHから
21Hまで、第2フイールドでは、273Hから284
Hまでの期間に多重伝送される。
第1図に示すよう罠テレビ信号の垂直帰線期間中、第1
フイールドでは、第1o番目の水平走査期間1oHから
21Hまで、第2フイールドでは、273Hから284
Hまでの期間に多重伝送される。
第2図に従来例の回路構成を示す。同図において1は複
合同期信号入力端子、2は水平同期パルス入力端子、3
は積分回路、4はスライス回路、5はスライスレベル設
定回路、6はゲート発生回路、7は抜き取りゲート出力
端子である。
合同期信号入力端子、2は水平同期パルス入力端子、3
は積分回路、4はスライス回路、5はスライスレベル設
定回路、6はゲート発生回路、7は抜き取りゲート出力
端子である。
この回路例において、複合同期信号が前記複合同期信号
入力端子1を介して前記積分回路3に加えられる。この
積分回路3の出力が前記スライス回路4の一方の入力に
加えられ、他方の入力には前記スライスレベル設定回路
5の出力が加えられる。前記ゲート発生回路6の一方の
入力には、前記スライス回路4の出力が加えられ、他方
の入力には、水平同期パルスが前記水平同期パルス入力
端子2を介して加えられ、抜き取りゲート出力は前記抜
き取りゲート出力端子7を介して得られる。
入力端子1を介して前記積分回路3に加えられる。この
積分回路3の出力が前記スライス回路4の一方の入力に
加えられ、他方の入力には前記スライスレベル設定回路
5の出力が加えられる。前記ゲート発生回路6の一方の
入力には、前記スライス回路4の出力が加えられ、他方
の入力には、水平同期パルスが前記水平同期パルス入力
端子2を介して加えられ、抜き取りゲート出力は前記抜
き取りゲート出力端子7を介して得られる。
第3図a、bば、前記複合同期信号入力端子1を介して
供給される複合同期信号を示している。
供給される複合同期信号を示している。
第3図aは第1フイールド、同図すは第2フイールドの
場合を示している。同図Cは、水平同期信号に同期した
水平同期パルスを表している。同図d、eは、それぞれ
第1フイールド、第2フイールドに対応した前記積分回
路3の出力を示している。この積分回路3の出力が前記
スライス回路4に入力され、前記スライスレベル設定回
路6で設定されるあるスライスレベルを越えた時点で、
このスライス回路4が基準信号を出力し、前記ゲート発
生回路6が動作可能になる。この時点から、このゲート
発生回路eは、前記水平同期パルスを計数し始め、抜き
取りゲーif発生させている。
場合を示している。同図Cは、水平同期信号に同期した
水平同期パルスを表している。同図d、eは、それぞれ
第1フイールド、第2フイールドに対応した前記積分回
路3の出力を示している。この積分回路3の出力が前記
スライス回路4に入力され、前記スライスレベル設定回
路6で設定されるあるスライスレベルを越えた時点で、
このスライス回路4が基準信号を出力し、前記ゲート発
生回路6が動作可能になる。この時点から、このゲート
発生回路eは、前記水平同期パルスを計数し始め、抜き
取りゲーif発生させている。
つまり、この回路例においては、積分回路を使用して垂
直同期信号を検出し、検出信号を発生させ、水平同期パ
ルスを計数する方法を用いている。
直同期信号を検出し、検出信号を発生させ、水平同期パ
ルスを計数する方法を用いている。
しかし、この方法では、第3図Cに示すように、水平同
期パルスを基準にすると、第1フイールドと第2フイー
ルドの垂直同期信号がo、sH分だけずれており、両フ
ィールドで、水平同期パルスの計数誤差がなく、正確な
多重信号抜き取りゲートを発生させるために、積分回路
の時定数あるいはスライスレベルを調整しなければなら
ず、使用部品のばらつきなどから無調整は困難であった
。
期パルスを基準にすると、第1フイールドと第2フイー
ルドの垂直同期信号がo、sH分だけずれており、両フ
ィールドで、水平同期パルスの計数誤差がなく、正確な
多重信号抜き取りゲートを発生させるために、積分回路
の時定数あるいはスライスレベルを調整しなければなら
ず、使用部品のばらつきなどから無調整は困難であった
。
発明の目的
本発明は、このような問題を解決するためになされたも
ので、積分回路を使用することなく、容易にかつ正確に
多重信号抜き取りゲートを発生する回路を提供するもの
である。
ので、積分回路を使用することなく、容易にかつ正確に
多重信号抜き取りゲートを発生する回路を提供するもの
である。
発明の構成
本発明は、複合同期信号中の垂直同期信号を検出するた
めに、垂直同期信号よりも高い周波数のクロック信号で
、複合同期信号のサンプリングを行い、垂直同期信号の
垂直同期パルス幅を計数と、ディジタル的手法で、垂直
同期信号を検出するものである。
めに、垂直同期信号よりも高い周波数のクロック信号で
、複合同期信号のサンプリングを行い、垂直同期信号の
垂直同期パルス幅を計数と、ディジタル的手法で、垂直
同期信号を検出するものである。
実施例の説明
本発明の一実施例を第4図に示す。同図において、1,
2,6.7は第2図に示しているものとrffI様であ
る。前記複合同期信号が前記複合同期入力端子1を介し
てレベル変換回路8の入力に加えられ、レベル変換され
た複合同期信号がアンドゲート回路1oの一方の入力に
接続される。このアンドゲート回路1oの他方の入力に
は、サンプリングクロック信号発生回路9がら出力され
るサンプリングクロック信号が接続され、このアンドゲ
ート回路1Qの出力はカウンタ11のカウント入力に加
えられる。また、このカウンタ11のリセット入力には
、前記水平同期パルス入力端子2を介して供給される水
平同期パルスが加えられ、1Hごとにこのカウンタ11
はリセットされる。比較器12の一方の入力には、前記
カウンタ11の出力が加えられ、他方の入力には設定値
回路13の出力が加えられ、この比較512の出力がゲ
ート発生回路駆動回路14の入力に供給される。ゲート
発生回路6の一方の入力には、前記ゲート発生回路駆動
回路出力が接続され、他方の入力には、前記水平同期パ
ルスが接続され、このゲート発生回路6の出力から、抜
き取りゲート出力端子7を介して、抜き取りゲートが得
られる。
2,6.7は第2図に示しているものとrffI様であ
る。前記複合同期信号が前記複合同期入力端子1を介し
てレベル変換回路8の入力に加えられ、レベル変換され
た複合同期信号がアンドゲート回路1oの一方の入力に
接続される。このアンドゲート回路1oの他方の入力に
は、サンプリングクロック信号発生回路9がら出力され
るサンプリングクロック信号が接続され、このアンドゲ
ート回路1Qの出力はカウンタ11のカウント入力に加
えられる。また、このカウンタ11のリセット入力には
、前記水平同期パルス入力端子2を介して供給される水
平同期パルスが加えられ、1Hごとにこのカウンタ11
はリセットされる。比較器12の一方の入力には、前記
カウンタ11の出力が加えられ、他方の入力には設定値
回路13の出力が加えられ、この比較512の出力がゲ
ート発生回路駆動回路14の入力に供給される。ゲート
発生回路6の一方の入力には、前記ゲート発生回路駆動
回路出力が接続され、他方の入力には、前記水平同期パ
ルスが接続され、このゲート発生回路6の出力から、抜
き取りゲート出力端子7を介して、抜き取りゲートが得
られる。
第5図におけるa、b、cは第3図のa、b。
Cと同様でそれぞれ第1フイールドの複合同期信号、第
2フイールドの複合同期信号、水平同期パルスを示して
いる。同図dは、第1フィールド時における前記比較器
12の出力、eは第2フィールド時における前記比較器
12の出力を示している。また、fは前記ゲート発生回
路駆動回路14の出力を示し、qは希望する多重信号抜
き取りゲート出力を示している。
2フイールドの複合同期信号、水平同期パルスを示して
いる。同図dは、第1フィールド時における前記比較器
12の出力、eは第2フィールド時における前記比較器
12の出力を示している。また、fは前記ゲート発生回
路駆動回路14の出力を示し、qは希望する多重信号抜
き取りゲート出力を示している。
以下、第5図のタイミングチャートを参照しながら、本
実施例を説明する。
実施例を説明する。
まず、レベル変換された複合同期信号(例えば、TTL
レベルに変換する)を前記サンプリングクロック信号発
生回路9からのサンプリングクロック信号でサンプリン
グを行い、垂直同期信号の垂面同期パルス幅を前記カウ
ンタ11で計数する。
レベルに変換する)を前記サンプリングクロック信号発
生回路9からのサンプリングクロック信号でサンプリン
グを行い、垂直同期信号の垂面同期パルス幅を前記カウ
ンタ11で計数する。
このカウンタ11は、前記水平同期パルスで1Hごとに
リセットされる。
リセットされる。
次に、前記比較器12がこのカウンタ11の出力値と予
じめ設定しておいた値を比較し、このカウンタ11の出
力値の方が大きければ、垂直同期パルス検出信号id、
eのように出力する。前記ゲート発生回路駆動回路14
は、前記垂直同期パルス検出信号を2回、受けた時点で
王に示すように、前記ゲート発生回路6を動作可能にす
る信号を出力する。なお、このゲート発生回路駆動回路
14は、前記垂直同期パルス検出信号を1回受は時点に
おいて、前記ゲート発生回路6を動作可能にする信号を
出力することも可能である。また、このゲート発生回路
駆動回路14は、前記ゲート発生回路6が抜き取りゲー
トを出力している時間よりも若干長い時間で前記ゲート
発生回路6を動作可能にしている。
じめ設定しておいた値を比較し、このカウンタ11の出
力値の方が大きければ、垂直同期パルス検出信号id、
eのように出力する。前記ゲート発生回路駆動回路14
は、前記垂直同期パルス検出信号を2回、受けた時点で
王に示すように、前記ゲート発生回路6を動作可能にす
る信号を出力する。なお、このゲート発生回路駆動回路
14は、前記垂直同期パルス検出信号を1回受は時点に
おいて、前記ゲート発生回路6を動作可能にする信号を
出力することも可能である。また、このゲート発生回路
駆動回路14は、前記ゲート発生回路6が抜き取りゲー
トを出力している時間よりも若干長い時間で前記ゲート
発生回路6を動作可能にしている。
前記ゲート発生回路6は、動作可能になった時点で、前
記水平同期パルスを計数し、垂直消去期間中の10Hか
ら21H1次のフィールドでは、273Hから284H
′1でのゲート信号をqに示すように発生する。なお、
この実施例では、1゜Hから21H次のフィールドでは
273Hから2s4H1での12H分を全てゲートする
信号全出力しているが、もちろん、特定の水平走査期間
をゲートする信号を出力することも可能である。
記水平同期パルスを計数し、垂直消去期間中の10Hか
ら21H1次のフィールドでは、273Hから284H
′1でのゲート信号をqに示すように発生する。なお、
この実施例では、1゜Hから21H次のフィールドでは
273Hから2s4H1での12H分を全てゲートする
信号全出力しているが、もちろん、特定の水平走査期間
をゲートする信号を出力することも可能である。
発明の効果
本発明により、従来、部品のばらつきなどにより調整を
要した積分回路を用いることなく、正確な多重信号抜き
取りゲート回路を提供することが可能である。また、回
路の主要部をディジタル回路で構成しているので、本発
明の回路のIC化も容易でありその効果は著しい。
要した積分回路を用いることなく、正確な多重信号抜き
取りゲート回路を提供することが可能である。また、回
路の主要部をディジタル回路で構成しているので、本発
明の回路のIC化も容易でありその効果は著しい。
第1図は垂直帰線期間の信号を説明する図、第2図は従
来例の信号抜取回路図、第3図は従来例の動作説明用波
形図、第4図は本発明の一実施例の信号抜取回路のブロ
ック図、第6図は第4図の動作説明用タイミングチャー
トでちる。 1・・・・・複合同期信号入力端子、2・・・・・水平
同期パルス入力端子、3・・・・・・積分回路、4・・
・・・スライス回路、5・・・・・スライスレベル設定
回路、6・・・・ゲート発生回路、7・・・・・抜取ゲ
ート出力端子、8・・・・・レベル変換回路、9・・・
・・サンプリングクロック発生回路、10・・・・・・
アンドゲート回路、11・・・・・・カウンタ、12・
・・・・比較器、13・・・・・・設定値回路、14・
・・・・ゲート発生回路駆動回路。
来例の信号抜取回路図、第3図は従来例の動作説明用波
形図、第4図は本発明の一実施例の信号抜取回路のブロ
ック図、第6図は第4図の動作説明用タイミングチャー
トでちる。 1・・・・・複合同期信号入力端子、2・・・・・水平
同期パルス入力端子、3・・・・・・積分回路、4・・
・・・スライス回路、5・・・・・スライスレベル設定
回路、6・・・・ゲート発生回路、7・・・・・抜取ゲ
ート出力端子、8・・・・・レベル変換回路、9・・・
・・サンプリングクロック発生回路、10・・・・・・
アンドゲート回路、11・・・・・・カウンタ、12・
・・・・比較器、13・・・・・・設定値回路、14・
・・・・ゲート発生回路駆動回路。
Claims (1)
- 複合同期信号中の垂直同期信号の垂直同期パルスをサン
プリングするサンプリングクロック信号発生手段と、前
記複合同期信号中の水平同期信号に同期した水平同期パ
ルスでリセットされ前記サンプリングクロック信号を計
数するカウンタと、前記カウンタ出力と予め設定した設
定値を比較するための比較器と、前記比較器出力時点で
動作可能となり垂直帰線期間に重畳された信号を抜き取
るゲートを発生する手段を有することを特徴とする多重
信号抜取回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224410A JPS61102886A (ja) | 1984-10-25 | 1984-10-25 | 多重信号抜取回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224410A JPS61102886A (ja) | 1984-10-25 | 1984-10-25 | 多重信号抜取回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102886A true JPS61102886A (ja) | 1986-05-21 |
Family
ID=16813327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224410A Pending JPS61102886A (ja) | 1984-10-25 | 1984-10-25 | 多重信号抜取回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102886A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575386A (en) * | 1978-12-01 | 1980-06-06 | Hitachi Ltd | Detector circuit for vertical synchronous pulse |
-
1984
- 1984-10-25 JP JP59224410A patent/JPS61102886A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575386A (en) * | 1978-12-01 | 1980-06-06 | Hitachi Ltd | Detector circuit for vertical synchronous pulse |
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