JPS61104637A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61104637A JPS61104637A JP59226111A JP22611184A JPS61104637A JP S61104637 A JPS61104637 A JP S61104637A JP 59226111 A JP59226111 A JP 59226111A JP 22611184 A JP22611184 A JP 22611184A JP S61104637 A JPS61104637 A JP S61104637A
- Authority
- JP
- Japan
- Prior art keywords
- positioning mark
- semiconductor
- positioning
- chip
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
- H10W20/494—Fuses, i.e. interconnections changeable from conductive to non-conductive changeable by the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体チップ内に形成された冗長回路を実際
に使用するためにレーザ光線を用いて冗長回路用ヒユー
ズを切断するに際して用いる位置決め用マークを備えた
半導体装置の改良に関するものである。
に使用するためにレーザ光線を用いて冗長回路用ヒユー
ズを切断するに際して用いる位置決め用マークを備えた
半導体装置の改良に関するものである。
例えば半導体メモリの大容量化が進むにつれて、製造歩
留シを高めるために、半導体チップ内に冗長回路を組み
込む方式が一般的になってきた。そして、この冗長回路
を実際に使用するには、上記半導体チップ内に設けられ
た冗長回路用ヒユーズを切断する必要があるが、この切
断方法としてレーザ光線を用いる場合、当該半導体チッ
プの精密位置決めをせねばならす、そのために、半導体
ウェー・・上に光を照射してその反射光を検出すること
によって、上記半導体チップの精密位置決めを行う位置
決め用マークが形成される。
留シを高めるために、半導体チップ内に冗長回路を組み
込む方式が一般的になってきた。そして、この冗長回路
を実際に使用するには、上記半導体チップ内に設けられ
た冗長回路用ヒユーズを切断する必要があるが、この切
断方法としてレーザ光線を用いる場合、当該半導体チッ
プの精密位置決めをせねばならす、そのために、半導体
ウェー・・上に光を照射してその反射光を検出すること
によって、上記半導体チップの精密位置決めを行う位置
決め用マークが形成される。
第１図は従来の半導体装置の位置決め用マークの形成状
況を示す平面図で、（１）は素子形成領域、（２）ハこ
の素子形成＠域（１）の上面のパッシベーション膜の上
に形成されポリシリコン層を下層とじアルミニウム層を
上層とする位置決め用マーク、（３）は半導体ウェーハ
を半導体チップ毎に切断する切断線である。
況を示す平面図で、（１）は素子形成領域、（２）ハこ
の素子形成＠域（１）の上面のパッシベーション膜の上
に形成されポリシリコン層を下層とじアルミニウム層を
上層とする位置決め用マーク、（３）は半導体ウェーハ
を半導体チップ毎に切断する切断線である。
半導体チップ内の素子形成領＊（１）はこの＠域を保護
するためにパッシベーション膜によって覆われており、
従来の半導体装置では位置決め用マークはこのｆｉＪｌ
Ｍ （１）の中に形成されている。そして、半導体チッ
プ内の冗長回路用ヒユーズをレーザ光線で切断する際に
は、まず微弱なレーザ光線が、位１ｄ決め用マーク（２
）の」二を半導体チップの長辺方向または短辺方向に走
査しながら照射され、マーク（２）の」二層のアルミニ
ウム層からの反射光を検出することによって、半導体チ
ップの位置を精密に決定していた。
するためにパッシベーション膜によって覆われており、
従来の半導体装置では位置決め用マークはこのｆｉＪｌ
Ｍ （１）の中に形成されている。そして、半導体チッ
プ内の冗長回路用ヒユーズをレーザ光線で切断する際に
は、まず微弱なレーザ光線が、位１ｄ決め用マーク（２
）の」二を半導体チップの長辺方向または短辺方向に走
査しながら照射され、マーク（２）の」二層のアルミニ
ウム層からの反射光を検出することによって、半導体チ
ップの位置を精密に決定していた。
ところが、従来は位置決め用マーク（２）が素子形成領
域（１）内に形成されていたので、位置決め用マーク（
２）が素子形成領域（１）内の素子、配線の配置に制約
を与えるという問題点があった。
域（１）内に形成されていたので、位置決め用マーク（
２）が素子形成領域（１）内の素子、配線の配置に制約
を与えるという問題点があった。
この発明はこのような問題点を解消するためになされた
もので、素子形成領域における位置決め用マークによる
制約のない半導体装置を得ることを目的としている。
もので、素子形成領域における位置決め用マークによる
制約のない半導体装置を得ることを目的としている。
この発明に係る半導体装置では、位置決め用マークを半
導体チップ内の素子形成領域の外へ設けたものである。
導体チップ内の素子形成領域の外へ設けたものである。
この発明では位置決め用マークを素子形成領域の外に設
けたので、素子形成領域内の素子、配線の配置の制約は
解消される。
けたので、素子形成領域内の素子、配線の配置の制約は
解消される。
第１図はこの発明の一実施例の平面図、第２図は第１図
のｎ −配線での断面図で、前述の第３図の従来例と同
一符号は同等部分を示す。（２ａ）は素子形成領＊（１
１外に形成された位置決め用マーク、（４）は半導体基
板、（５）は拡散層、（６）は酸化膜、（７）はスムー
スコー）、（８）ｆｄハツシベーション膜、（９）およ
び００は位置決め用マーク（２ａ）を構成するそれぞれ
下層のポリシリコン層および」二層のアルミニウム膜で
ある。
のｎ −配線での断面図で、前述の第３図の従来例と同
一符号は同等部分を示す。（２ａ）は素子形成領＊（１
１外に形成された位置決め用マーク、（４）は半導体基
板、（５）は拡散層、（６）は酸化膜、（７）はスムー
スコー）、（８）ｆｄハツシベーション膜、（９）およ
び００は位置決め用マーク（２ａ）を構成するそれぞれ
下層のポリシリコン層および」二層のアルミニウム膜で
ある。
この実施例においても、微弱レーザ光線が位置決め用マ
ーク（２ａ）の」二を走査しながら照射され、その反射
光を検出することによって、半導体チップの位置を精密
に決定するという点は従来と同様である。そして、この
実施例では位置決め用マーク（２ａ）を素子形成領域０
）の外に形成したので、素子形成領Ｍ （１）内の素子
、配線の配置への制約を避する光線に微細なレーザ光線
、を用いたが、如何なる光線でもよい。また、実施例で
は位置決め用マークを十字形状にしたが、その形状は特
に問わない。そして、］チップ内に設ける位置決め用マ
ークの数も任意でよい。更に、位置決め用マークの構造
もポリシリコン層とアルミニウム層との２層構造に限る
ものではない。勿論、この発明はダイナミック・ランダ
ムアクセス・メモリ装置をはじめ各種の半導体装置に適
用できる。
ーク（２ａ）の」二を走査しながら照射され、その反射
光を検出することによって、半導体チップの位置を精密
に決定するという点は従来と同様である。そして、この
実施例では位置決め用マーク（２ａ）を素子形成領域０
）の外に形成したので、素子形成領Ｍ （１）内の素子
、配線の配置への制約を避する光線に微細なレーザ光線
、を用いたが、如何なる光線でもよい。また、実施例で
は位置決め用マークを十字形状にしたが、その形状は特
に問わない。そして、］チップ内に設ける位置決め用マ
ークの数も任意でよい。更に、位置決め用マークの構造
もポリシリコン層とアルミニウム層との２層構造に限る
ものではない。勿論、この発明はダイナミック・ランダ
ムアクセス・メモリ装置をはじめ各種の半導体装置に適
用できる。
以上説明したように、この発明でｄ−半導体チップの精
密位置決めを行うための位置決め用マークを当該チップ
の素子形成領域以外の部分に形成（だので、その位置決
め用マークが素子形成領域内の素子、配線の配置に制約
を与えることが力い。
密位置決めを行うための位置決め用マークを当該チップ
の素子形成領域以外の部分に形成（だので、その位置決
め用マークが素子形成領域内の素子、配線の配置に制約
を与えることが力い。
第１図はこの発明の一実施例を示す平面図、第２図は第
１図の■−■線での断面図、第３図は従来の半導体装置
の位置決め用マークの形成状況を示す平面図である。 図において、（１）は素子形成領域、（２ａ）は位置決
め用マーク、（４）は半導体基＆、０１は金属層である
。 なお、各図中同一符号は同一または相当部分を示す。
１図の■−■線での断面図、第３図は従来の半導体装置
の位置決め用マークの形成状況を示す平面図である。 図において、（１）は素子形成領域、（２ａ）は位置決
め用マーク、（４）は半導体基＆、０１は金属層である
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）半導体ウェーハ上に冗長回路部を有する半導体チ
ップが形成され、上記冗長回路部を実際に使用するに際
して、上記半導体チップ内に設けられた冗長回路用ヒュ
ーズをレーザ光線によつて切断するに当つて、上記半導
体ウェーハの上面に設けられ、光を照射してその反射光
によつて上記半導体チップの精密位置決めを行うための
位置決め用マークを有するものにおいて、上記位置決め
用マークが上記半導体チップの素子形成領域外に設けら
れたことを特徴とする半導体装置。 - （２）位置決め用マークは上面が金属層からなることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226111A JPS61104637A (ja) | 1984-10-27 | 1984-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226111A JPS61104637A (ja) | 1984-10-27 | 1984-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61104637A true JPS61104637A (ja) | 1986-05-22 |
Family
ID=16840005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226111A Pending JPS61104637A (ja) | 1984-10-27 | 1984-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237708A (ja) * | 1988-07-27 | 1990-02-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0494522A (ja) * | 1990-08-10 | 1992-03-26 | Mitsubishi Electric Corp | アライメイト・マーク構造 |
| US5369050A (en) * | 1991-05-31 | 1994-11-29 | Fujitsu Limited | Method of fabricating semiconductor device |
-
1984
- 1984-10-27 JP JP59226111A patent/JPS61104637A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237708A (ja) * | 1988-07-27 | 1990-02-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0494522A (ja) * | 1990-08-10 | 1992-03-26 | Mitsubishi Electric Corp | アライメイト・マーク構造 |
| US5369050A (en) * | 1991-05-31 | 1994-11-29 | Fujitsu Limited | Method of fabricating semiconductor device |
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