JPH0237708A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0237708A JPH0237708A JP63188815A JP18881588A JPH0237708A JP H0237708 A JPH0237708 A JP H0237708A JP 63188815 A JP63188815 A JP 63188815A JP 18881588 A JP18881588 A JP 18881588A JP H0237708 A JPH0237708 A JP H0237708A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- layer
- alignment
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、例えばレーザトリミングによる冗長方式を
備えたＤＲＡＭ等の半導体集積回路装置における、レー
ザボジショニング時に用いられるアライメントマークに
関するものである。
備えたＤＲＡＭ等の半導体集積回路装置における、レー
ザボジショニング時に用いられるアライメントマークに
関するものである。
第３図は、従来のアライメントマークを内蔵したＤ １
１ Ａ Ｍ等の半導体集積回路装置の断面図である。同
図において、１は半導体基板であり、半導体基板１上に
フィールド酸化ｌＩ２が形成されている。フィールド酸
化膜２は半導体基板１上に形成された素子間を分離する
ために設けられた領域である。、３は半導体基板１及び
フィールド酸化膜２を覆うＰＳＧ膜等の層間絶９縁膜、
４は層間絶縁膜Ｆ１部に設けられた７ライメントマーク
である。
１ Ａ Ｍ等の半導体集積回路装置の断面図である。同
図において、１は半導体基板であり、半導体基板１上に
フィールド酸化ｌＩ２が形成されている。フィールド酸
化膜２は半導体基板１上に形成された素子間を分離する
ために設けられた領域である。、３は半導体基板１及び
フィールド酸化膜２を覆うＰＳＧ膜等の層間絶９縁膜、
４は層間絶縁膜Ｆ１部に設けられた７ライメントマーク
である。
このアライメントマーク４はレーザトリミングずべき層
と同一層であるポリシリコン層により形成されている。
と同一層であるポリシリコン層により形成されている。
また、層間絶縁膜３上にはアルミ層５が形成されており
、アルミ層５はアライメントマーク４より広い形状で層
間絶縁！Ｉｊ４３を覆っている。
、アルミ層５はアライメントマーク４より広い形状で層
間絶縁！Ｉｊ４３を覆っている。
以上のように構成されたアライメントマーク４を内蔵し
た半導体集積回路装置のアルミ層５上部をレーザビーム
によりスキャンした場合、大きな反射率による強い反射
光をモニタできる。これと共に、このアルミ層５の表面
には、下層のアライメントマーク４の存在を反映した凹
凸段差部５ａが生じているために、この各段差部５ａで
反射光が散乱され、その反射光の光モニタ分が減少する
ことになる。これを検出することによって、最終的にア
ライメントマーク４の位置、すなわちレーザトリミング
すべき層の基準位置を精度良く確認し得るのである。
た半導体集積回路装置のアルミ層５上部をレーザビーム
によりスキャンした場合、大きな反射率による強い反射
光をモニタできる。これと共に、このアルミ層５の表面
には、下層のアライメントマーク４の存在を反映した凹
凸段差部５ａが生じているために、この各段差部５ａで
反射光が散乱され、その反射光の光モニタ分が減少する
ことになる。これを検出することによって、最終的にア
ライメントマーク４の位置、すなわちレーザトリミング
すべき層の基準位置を精度良く確認し得るのである。
従来のアライメントマークを内蔵した半導体集積回路装
置は以上のように構成されており、アライメントマーク
４を反映したアルミ層５の段差部５ａを検出することに
よってレーザトリミングすべき層の基準位置を確認して
いた。
置は以上のように構成されており、アライメントマーク
４を反映したアルミ層５の段差部５ａを検出することに
よってレーザトリミングすべき層の基準位置を確認して
いた。
レーデトリミングすべき層であるポリシリコン層は、高
抵抗負荷型ＳＲＡＭにおいＣは、高抵抗層を形成するた
めに用いられるのが一般的であり、さらに低スタンドバ
イ電流化を実現する目的から、その膜厚は薄くされる傾
向にある。
抵抗負荷型ＳＲＡＭにおいＣは、高抵抗層を形成するた
めに用いられるのが一般的であり、さらに低スタンドバ
イ電流化を実現する目的から、その膜厚は薄くされる傾
向にある。
一方、装置での高集積密度化が向上され、表面平坦化技
術が進歩するに伴って、アライメントマーク４上に形成
される層間絶縁ｇ！３は平坦化される傾向にある。
術が進歩するに伴って、アライメントマーク４上に形成
される層間絶縁ｇ！３は平坦化される傾向にある。
上記した２つの理由から、層間絶縁膜３上に形成される
アルミ層５の表面にアライメントマーク４の形状が反映
されにくくなり、レーザビームの反射光を利用する際の
検出精度が低下し、基準位置の検出が困難になる問題点
があった。
アルミ層５の表面にアライメントマーク４の形状が反映
されにくくなり、レーザビームの反射光を利用する際の
検出精度が低下し、基準位置の検出が困難になる問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、装置表面に常にアライメントマークの形状が
反映され、装置の基準位置を常に正確に検出することが
できる半導体集積回路装置を提供することを目的とする
。
たもので、装置表面に常にアライメントマークの形状が
反映され、装置の基準位置を常に正確に検出することが
できる半導体集積回路装置を提供することを目的とする
。
（課題を解決するための手段〕
この発明にかかる半導体集積回路装置は、レーザビーム
の照射により検出されることで、所定の層の基準位置を
示ずアライメントマークを有し、面記アライメントマー
クを、前記所定の層と同時に形成される層を最上層とし
た複数の層によって形成している。
の照射により検出されることで、所定の層の基準位置を
示ずアライメントマークを有し、面記アライメントマー
クを、前記所定の層と同時に形成される層を最上層とし
た複数の層によって形成している。
この発明におけるアライメントマークは、複数の層によ
り形成されるため、アライメントマークの膜厚は各層の
膜厚の和となる。
り形成されるため、アライメントマークの膜厚は各層の
膜厚の和となる。
第１図はこの発明の一実施例である半導体集積回路装置
を示す断面図である。同図に示すように、アライメント
マーク４ａ、４ｂが２層で形成されている。また、アラ
イメントマ・−り形成［６の層間絶縁膜３が除去されて
おり、ざらに、アライメントマーク４ａ、４ｂ外周部の
フィールド酸化膜２が四部２０を右している。そして、
アルミ層５がアライメントマーク形成領ｔｄ６において
アライメントマーク４ｂ、フィールド酸化膜２上に直接
形成された橘造となっている。
を示す断面図である。同図に示すように、アライメント
マーク４ａ、４ｂが２層で形成されている。また、アラ
イメントマ・−り形成［６の層間絶縁膜３が除去されて
おり、ざらに、アライメントマーク４ａ、４ｂ外周部の
フィールド酸化膜２が四部２０を右している。そして、
アルミ層５がアライメントマーク形成領ｔｄ６において
アライメントマーク４ｂ、フィールド酸化膜２上に直接
形成された橘造となっている。
第２図（ａ）〜（［）はそれぞれ、第１図で示した半導
体集積回路装置の製造方法を示す断面図である。以下、
同図を参照しつつその製造方法を説明する。
体集積回路装置の製造方法を示す断面図である。以下、
同図を参照しつつその製造方法を説明する。
まず、半導体基板１上にフィールド酸化膜２を形成し、
同図（ａ）に承りようにこのフィールド酸化膜２上のア
ライメントマーク形成１１４より広くポリシリコン層４
０ａを形成する。このポリシリコン）ｔ１４０ａは、内
部回路においてトランジスタのゲート電極及び配線とし
て利用されるポリシリコン層（図示せず）と同一層であ
る。
同図（ａ）に承りようにこのフィールド酸化膜２上のア
ライメントマーク形成１１４より広くポリシリコン層４
０ａを形成する。このポリシリコン）ｔ１４０ａは、内
部回路においてトランジスタのゲート電極及び配線とし
て利用されるポリシリコン層（図示せず）と同一層であ
る。
次に、全面を層間絶縁膜３ａで覆い、さらに、この居間
絶縁膜３ａ上にフォトレジストを形成しパターニングす
ることにより、アライメントマーク形成領１ｉｆｔ６に
対応する領域に開口部を有するレジストパターン７を同
図（ｂ）に示すように形成する。
絶縁膜３ａ上にフォトレジストを形成しパターニングす
ることにより、アライメントマーク形成領１ｉｆｔ６に
対応する領域に開口部を有するレジストパターン７を同
図（ｂ）に示すように形成する。
そしＣ１このレジストパターン７をマスクとして、層間
絶縁ｇ１３ａに対しエツチング処狸を施し、アライメン
トマーク形成領域６におけるポリシリコン層４０８表面
を露出さＵる。その後、全面にポリシリコン層４０ｂを
ＣＶＤ法により形成する。
絶縁ｇ１３ａに対しエツチング処狸を施し、アライメン
トマーク形成領域６におけるポリシリコン層４０８表面
を露出さＵる。その後、全面にポリシリコン層４０ｂを
ＣＶＤ法により形成する。
このポリシリコン層４０ｂは、内部回路において高抵抗
層及び配線（レーザトリミング領域を有している）とし
て利用されるポリシリコン層（図示せず）と同一層であ
る。次にポリシリコン層４０ｂ上に７オトレジストを塗
布し、このフォトレジストを所定のパターン（上記高抵
抗層、配線のパターンおよびアライメントマークのパタ
ーン）にバターニングすることで同図（Ｃ）に示すよう
にレジストパターン８を得る。
層及び配線（レーザトリミング領域を有している）とし
て利用されるポリシリコン層（図示せず）と同一層であ
る。次にポリシリコン層４０ｂ上に７オトレジストを塗
布し、このフォトレジストを所定のパターン（上記高抵
抗層、配線のパターンおよびアライメントマークのパタ
ーン）にバターニングすることで同図（Ｃ）に示すよう
にレジストパターン８を得る。
そして、このレジストパターン８をマスクとしてエツチ
ング処理を施すことで、同図（ｄ）に示すように２層構
造のアライメントマーク４ａ、４ｂを得ることができる
。
ング処理を施すことで、同図（ｄ）に示すように２層構
造のアライメントマーク４ａ、４ｂを得ることができる
。
次に、全面にＰＳＧＩ！！ｌからなる層間絶縁膜３ｂを
同図（ｅ）に示すように形成し、さらにこの居間絶縁１
１３ｂ上にフォトレジストを塗布し、バターニングする
ことでアライメントマーク形成領域６に開口部を有する
レジストパターン９を形成する。
同図（ｅ）に示すように形成し、さらにこの居間絶縁１
１３ｂ上にフォトレジストを塗布し、バターニングする
ことでアライメントマーク形成領域６に開口部を有する
レジストパターン９を形成する。
このレジストパターン９は、内部回路においてコンタク
トホールを形成するためのレジストパターンと共用でき
る。このレジストパターン９をマスクとしてエツチング
処理を施すことで、同図（ｆ）に示すようにアライメン
ト形成領域６における層間絶縁膜３ｂを除去する。この
時、アライメントマーク−マー一−＋−４８、４ｂ周辺
のフィールド酸化膜２の１層部の一部が除去され、凹部
２０が形成される。
トホールを形成するためのレジストパターンと共用でき
る。このレジストパターン９をマスクとしてエツチング
処理を施すことで、同図（ｆ）に示すようにアライメン
ト形成領域６における層間絶縁膜３ｂを除去する。この
時、アライメントマーク−マー一−＋−４８、４ｂ周辺
のフィールド酸化膜２の１層部の一部が除去され、凹部
２０が形成される。
その後、全面にアルミＦｆＡ５を形成し、バターニング
することで第１図で示した半導体集積回路装置を得るこ
とができる。
することで第１図で示した半導体集積回路装置を得るこ
とができる。
このように、アライメントマークを２層構造にしている
ため、アライメントマークの厚みは従来の２倍になり、
個々のポリシリコン層４０ａ、ＪｏｂがＵＳ化しても、
アルミ層５の段差部５ａが、十分にレーザビーム照射に
より検出可能となる。
ため、アライメントマークの厚みは従来の２倍になり、
個々のポリシリコン層４０ａ、ＪｏｂがＵＳ化しても、
アルミ層５の段差部５ａが、十分にレーザビーム照射に
より検出可能となる。
また、アライメントマーク４ａ、４ｂを形成するポリシ
リコン層４０ａ、４０ｂは各々配線、トランジスタのゲ
ート又は高抵抗層形成工程において同時に形成されるた
め、アライメントマーク４ａ、４ｂ形成のための工程を
別途に設ける心髄はない。
リコン層４０ａ、４０ｂは各々配線、トランジスタのゲ
ート又は高抵抗層形成工程において同時に形成されるた
め、アライメントマーク４ａ、４ｂ形成のための工程を
別途に設ける心髄はない。
また、アライメント形成領域６における層間絶縁膜３を
エツチングにより除去し、このエツチング時に７ライメ
ントマーク４ａ、４ｂ周辺のフィールド酸化膜２の上層
部の一部を削り、アライメントマーク４ａ、４ｂ周辺の
フィールド酸化膜２に凹１２０を生じさせている。この
ため、アルミ層５の段差部５ａは、アライメントマーク
４ａ。
エツチングにより除去し、このエツチング時に７ライメ
ントマーク４ａ、４ｂ周辺のフィールド酸化膜２の上層
部の一部を削り、アライメントマーク４ａ、４ｂ周辺の
フィールド酸化膜２に凹１２０を生じさせている。この
ため、アルミ層５の段差部５ａは、アライメントマーク
４ａ。
４ｂの膜厚を確実に反映し、加えてフィールド酸化膜２
の四部２０の深さを反映することから、さらにアルミ層
５の段差部５ａがレーザビーム照射により検出しやすく
なる。
の四部２０の深さを反映することから、さらにアルミ層
５の段差部５ａがレーザビーム照射により検出しやすく
なる。
このアライメン］・形成領域における居間絶縁膜３のエ
ツチングは、層間絶縁膜３の平坦化技術がざらに進み、
７ライメントマークの厚みを増しても、層間絶縁ｒｌＡ
３が平坦化されてしまう場合に特に有効である。
ツチングは、層間絶縁膜３の平坦化技術がざらに進み、
７ライメントマークの厚みを増しても、層間絶縁ｒｌＡ
３が平坦化されてしまう場合に特に有効である。
なお、この実施例では、アライメントマークを２層ポリ
シリコン層により形成したが、これに限定されず、３層
以上の多層構造によりアライメントマークを形成しても
よい。この場合、トリミ、ングすべき層と同時に形成さ
れる層をアライメントマークの最上層にする必要がある
。
シリコン層により形成したが、これに限定されず、３層
以上の多層構造によりアライメントマークを形成しても
よい。この場合、トリミ、ングすべき層と同時に形成さ
れる層をアライメントマークの最上層にする必要がある
。
以上説明したように、この発明によれば、アライメント
マークが複数の層により形成されるため、アライメント
マークの膜厚は各層の膜厚の和となるため、装置表面に
常にアライメントマークの形状が反映され、装置の基準
位置を常に正確に検出することができる効果がある。
マークが複数の層により形成されるため、アライメント
マークの膜厚は各層の膜厚の和となるため、装置表面に
常にアライメントマークの形状が反映され、装置の基準
位置を常に正確に検出することができる効果がある。
第１図はこの発明の一実施例である半導体集積回路装置
を示す断面図、第２図（ａ）〜ｍはそれぞれ第１図で示
した半導体集積回路装置の製造方法を示す断面図、第３
図は従来の半導体集積回路装置を示す断面図である。 図において、４ａ、４ｂはアライメントマークである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第 図 第 図 第 図
を示す断面図、第２図（ａ）〜ｍはそれぞれ第１図で示
した半導体集積回路装置の製造方法を示す断面図、第３
図は従来の半導体集積回路装置を示す断面図である。 図において、４ａ、４ｂはアライメントマークである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第 図 第 図 第 図
Claims (1)
- （１）レーザビームの照射により検出されることで所定
の層の基準位置を示すアライメントマークを有する半導
体集積回路装置において、 前記アライメントマークを、前記所定の層と同時に形成
される層を最上層とした複数の層によつて形成したこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188815A JPH0237708A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188815A JPH0237708A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237708A true JPH0237708A (ja) | 1990-02-07 |
Family
ID=16230300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188815A Pending JPH0237708A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237708A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2010225647A (ja) * | 2009-03-19 | 2010-10-07 | Nec Corp | デバイスの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104637A (ja) * | 1984-10-27 | 1986-05-22 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63126246A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-07-27 JP JP63188815A patent/JPH0237708A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104637A (ja) * | 1984-10-27 | 1986-05-22 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63126246A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2010225647A (ja) * | 2009-03-19 | 2010-10-07 | Nec Corp | デバイスの製造方法 |
| JP2010219541A (ja) * | 2010-04-20 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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