JPS61104643U - - Google Patents

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JPS61104643U
JPS61104643U JP18878284U JP18878284U JPS61104643U JP S61104643 U JPS61104643 U JP S61104643U JP 18878284 U JP18878284 U JP 18878284U JP 18878284 U JP18878284 U JP 18878284U JP S61104643 U JPS61104643 U JP S61104643U
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JP
Japan
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flip
flop
terminal
terminals
flops
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例による非同期式フ
エールセーフ形ＡＮＤ回路の回路図、第２図乃至
第５図はその回路のタイムチヤート、第６図は従
来のフエールセーフ形ＡＮＤ回路の回路図、第７
図乃至第１０図はその回路のタイムチヤートであ
る。 Ｆ１〜Ｆ４は第１〜第４のＤフリツプフロツプ
、Ｐは電源。なお、図中、同一符号は同一または
相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１のＤフリツプフロツプの１端子を該第１
    のＤフリツプフロツプのＤ１端子に接続し、前記
    第１のＤフリツプフロツプのＱ１端子を第３のＤ
    フリツプフロツプのＴ３端子および第４のＤフリ
    ツプフロツプのＲＤ４端子に接続し、第２のＤフ
    リツプフロツプのＱ２端子を前記第３のＤフリツ
    プフロツプのＲＤ３端子に接続し、前記第３のＤ
    フリツプフロツプのＱ３端子を前記第４のＤフリ
    ツプフロツプのＴ４端子に接続するとともに該第
    ３のＤフリツプフロツプの３端子を前記第２の
    ＤフリツプフロツプのＲＤ２端子に接続し、前記
    第１のＤフリツプフロツプのＲＤ１端子および前
    記第２乃至第４のＤフリツプフロツプのＤ２乃至
    Ｄ４端子を電源に接続し、前記第１および第２の
    ＤフリツプフロツプのＴ１およびＴ２端子を入力
    端子とし、前記第４のＤフリツプフロツプのＱ４
    ，４端子を出力端子とした非同期式フエールセ
    ーフ形ＡＮＤ回路。
JP18878284U 1984-12-14 1984-12-14 Expired JPH0221814Y2 (ja)

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JP18878284U JPH0221814Y2 (ja) 1984-12-14 1984-12-14

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Application Number Priority Date Filing Date Title
JP18878284U JPH0221814Y2 (ja) 1984-12-14 1984-12-14

Publications (2)

Publication Number Publication Date
JPS61104643U true JPS61104643U (ja) 1986-07-03
JPH0221814Y2 JPH0221814Y2 (ja) 1990-06-12

Family

ID=30746246

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JP18878284U Expired JPH0221814Y2 (ja) 1984-12-14 1984-12-14

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JP (1) JPH0221814Y2 (ja)

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JPH0221814Y2 (ja) 1990-06-12

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