JPH0221814Y2 - - Google Patents
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- Publication number
- JPH0221814Y2 JPH0221814Y2 JP18878284U JP18878284U JPH0221814Y2 JP H0221814 Y2 JPH0221814 Y2 JP H0221814Y2 JP 18878284 U JP18878284 U JP 18878284U JP 18878284 U JP18878284 U JP 18878284U JP H0221814 Y2 JPH0221814 Y2 JP H0221814Y2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- terminal
- input
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
この考案は交流形の非同期式フエールセーフ形
AND回路に関するものである。 〔従来の技術〕 第６図は従来のフエールセーフ形AND回路を
示す回路図であり、第２のＤフリツプフロツプ
F2のQ2端子を第３のＤフリツプフロツプF3のRD3
端子に接続し、前記第３のＤフリツプフロツプ
F3のQ3端子を第４のＤフリツプフロツプF4のT4
端子に接続し、前記第３のＤフリツプフロツプ
F3の3端子を前記第２のＤフリツプフロツプF2
のRD2端子に接続し、前記第３のＤフリツプフロ
ツプF3のT3端子を前記第４のＤフリツプフロツ
プF4のRD4端子に接続し、前記第２〜第４の各Ｄ
フリツプフロツプのD2〜D4端子を電源Ｐに接続
し、前記第２および第３のＤフリツプフロツプ
F2，F3のT2，T3端子を入力端子とし、前記第４
のＤフリツプフロツプF4のQ4，4端子を出力端
子としたものである。 上記構成のフエールセーフAND回路に端子
O1，O2から２つの交流入力P1，P2が入力した場
合、このフエールセーフAND回路はその２つの
交流入力P1，P2の位相関係によつて、第７図乃
至第１０図のタイムチヤートに示すように動作す
る。 交流動作の真理値表は下表のようになる。
AND回路に関するものである。 〔従来の技術〕 第６図は従来のフエールセーフ形AND回路を
示す回路図であり、第２のＤフリツプフロツプ
F2のQ2端子を第３のＤフリツプフロツプF3のRD3
端子に接続し、前記第３のＤフリツプフロツプ
F3のQ3端子を第４のＤフリツプフロツプF4のT4
端子に接続し、前記第３のＤフリツプフロツプ
F3の3端子を前記第２のＤフリツプフロツプF2
のRD2端子に接続し、前記第３のＤフリツプフロ
ツプF3のT3端子を前記第４のＤフリツプフロツ
プF4のRD4端子に接続し、前記第２〜第４の各Ｄ
フリツプフロツプのD2〜D4端子を電源Ｐに接続
し、前記第２および第３のＤフリツプフロツプ
F2，F3のT2，T3端子を入力端子とし、前記第４
のＤフリツプフロツプF4のQ4，4端子を出力端
子としたものである。 上記構成のフエールセーフAND回路に端子
O1，O2から２つの交流入力P1，P2が入力した場
合、このフエールセーフAND回路はその２つの
交流入力P1，P2の位相関係によつて、第７図乃
至第１０図のタイムチヤートに示すように動作す
る。 交流動作の真理値表は下表のようになる。
【表】
ここで、〔Ｈ〕←→〔Ｌ〕の交流励振状態を
〔１〕，〔Ｈ〕または〔Ｌ〕の直流的安定状態を
〔１〕，〔Ｈ〕または〔Ｌ〕の直流的安定状態を
〔０〕と定義する。なお、第６図〜第１０図およ
び表の符号はそれぞれ対応している。 〔考案が解決しようとする問題点〕 従来のフエイルセーフ形AND回路は以上のよ
うに構成されているので、第６図−第１０図のタ
イムチヤートより、明らかなように、交流入力
P1，P2の位相差が0°の時は、他の位相差があると
きに比べてQ4の出力波形が異つている。そのた
め、この出力を用いたデイジタル演算に支障をき
たすという問題点があつた。 この発明は上記のような問題点を解消するため
になされたもので、２つの交流入力P1，P2の位
相差が0゜〜360゜のどれであつても、出力波形が同
じとなる非同期式フエールセーフ形AND回路を
得ることを目的とする。 〔問題点を解決するための手段〕 この考案に係る非同期式フエールセーフ形
AND回路は、従来のフエールセーフ形AND回路
の２つの交流入力の一方の入力P2側にＤフリツ
プフロツプ１個で構成した分周回路を付加したも
のである。 〔作用〕 この考案における非同期式フエールセーフ形
AND回路は、２つの交流入力P1，P2の一方をＤ
フリツプフロツプに入力して他方の交流入力より
低周波としたので、交流入力P1，P2の位相差が0゜
〜360゜のとれであつても出力波形は同じになる。 〔実施例〕 以下、この考案の一実施例を図について説明す
る。第１図に示すように、分周回路としての第１
のＤフリツプフロツプF1の1端子を該第１のＤ
フリツプフロツプのD1端子に接続し、前記第１
のＤフリツプフロツプF1のQ1端子を第３のＤフ
リツプフロツプF3のT3端子および第４のＤフリ
ツプフロツプF4のRD4端子に接続し、第２のＤフ
リツプフロツプF2のQ2端子を前記第３のＤフリ
ツプフロツプF3のRD3端子に接続し、前記第３の
ＤフリツプフロツプF3のQ3端子を前記の第４の
ＤフリツプフロツプF4のT4端子に接続し、前記
第３のＤフリツプフロツプF3の3端子を前記第
２のＤフリツプフロツプF2のRD2端子に接続し、
前記第１のＤフリツプフロツプF1のRD1端子およ
び前記第２〜第４のＤフリツプフロツプF2〜F4
のD2〜D4端子を電源Ｐに接続し、前記第１およ
び第２のＤフリツプフロツプF1，F2のT1，T2端
子を入力端子とし、前記第４のＤフリツプフロツ
プF4のQ4，4端子を出力端子とした構成であ
る。 この考案の実施例は上記の構成からなるもの
で、端子O1，O2から２つの交流入力P1，P2が入
力した場合、その一方の交流入力P2は第１のＤ
フリツプフロツプF1で分周されて、他方の交流
入力P1よりも低周波となつて第３、第４のＤフ
リツプフロツプF3，F4へ供給される。従つて、
両交流入力P1，P2の位相差が0゜〜360゜のいずれで
あつても、Q4の出力波形は第２図乃至第５図の
タイムチヤートに示すように同じとなる。 以下、第３図のタイムチヤートに基づき、実施
例の具体的動作を説明する。まず、交流入力P1
が入力されたＡ時点においては、第２のＤフリツ
プフロツプF2のQ2端子が「Ｈ」となり、これに
よつて、第３のＤフリツプフロツプF3のリセツ
トが解除される。 次に、上記Ａ時点後に２つ目の交流入力P2が
入力されたＢ時点においては、第１のＤフリツプ
フロツプF1のQ1端子が「Ｈ」となり、これによ
つて、第３のＤフリツプフロツプF3のQ3端子が
「Ｈ」、端子が「Ｌ」となる。上記Q3端子が
「Ｈ」となることで、第４のＤフリツプフロツプ
F4のQ4端子が「Ｈ」、4端子が「Ｌ」となる。
また、上記3端子が「Ｌ」となることで、第２
のＤフリツプフロツプF2がリセツトされ、Q2端
子が「Ｌ」となる。このQ2端子が「Ｌ」となる
ことで、第３のＤフリツプフロツプF3がリセツ
トされ、Q3端子が「Ｌ」、3端子が「Ｈ」とな
る。この3端子が「Ｈ」となることで、第２の
ＤフリツプフロツプF2のリセツトが解除される。 上記Ｂ時点後の交流入力P1が入力されたＣ時
点においては、前記Ａ時点と同様となる。 上記Ｃ時点後の交流入力P2が入力されたＤ時
点においては、第１のＤフリツプフロツプF1の
Q1端子が「Ｌ」となることによつて、第４のＤ
フリツプフロツプF4がリセツトされ、Q4端子が
「Ｌ」、4端子が「Ｈ」となる。 上記Ｄ時点後の交流入力P2が入力されたＥ時
においては、前記Ｂ時点と同様となる。 以下、交流入力P1，P2の入力に従つて、上記
の動作を順次に繰返すものである。また、２つの
交流入力P1，P2の位相関係により、上記に準じ
て第２図、第４図、第５図のタイムチヤートに示
すように動作する。なお、交流動作の真理値表は
前表と同じとなる。 〔考案の効果〕 以上のように、この考案によれば、２つの交流
入力の一方をＤフリツプフロツプに入力して他方
の交流入力より低周波に分周したので、位相差が
0゜〜360゜の異なるタイミング（同期していない）
で入力される２つの交流入力を、同期を取り直す
ことなしに処理できるという効果がある。
び表の符号はそれぞれ対応している。 〔考案が解決しようとする問題点〕 従来のフエイルセーフ形AND回路は以上のよ
うに構成されているので、第６図−第１０図のタ
イムチヤートより、明らかなように、交流入力
P1，P2の位相差が0°の時は、他の位相差があると
きに比べてQ4の出力波形が異つている。そのた
め、この出力を用いたデイジタル演算に支障をき
たすという問題点があつた。 この発明は上記のような問題点を解消するため
になされたもので、２つの交流入力P1，P2の位
相差が0゜〜360゜のどれであつても、出力波形が同
じとなる非同期式フエールセーフ形AND回路を
得ることを目的とする。 〔問題点を解決するための手段〕 この考案に係る非同期式フエールセーフ形
AND回路は、従来のフエールセーフ形AND回路
の２つの交流入力の一方の入力P2側にＤフリツ
プフロツプ１個で構成した分周回路を付加したも
のである。 〔作用〕 この考案における非同期式フエールセーフ形
AND回路は、２つの交流入力P1，P2の一方をＤ
フリツプフロツプに入力して他方の交流入力より
低周波としたので、交流入力P1，P2の位相差が0゜
〜360゜のとれであつても出力波形は同じになる。 〔実施例〕 以下、この考案の一実施例を図について説明す
る。第１図に示すように、分周回路としての第１
のＤフリツプフロツプF1の1端子を該第１のＤ
フリツプフロツプのD1端子に接続し、前記第１
のＤフリツプフロツプF1のQ1端子を第３のＤフ
リツプフロツプF3のT3端子および第４のＤフリ
ツプフロツプF4のRD4端子に接続し、第２のＤフ
リツプフロツプF2のQ2端子を前記第３のＤフリ
ツプフロツプF3のRD3端子に接続し、前記第３の
ＤフリツプフロツプF3のQ3端子を前記の第４の
ＤフリツプフロツプF4のT4端子に接続し、前記
第３のＤフリツプフロツプF3の3端子を前記第
２のＤフリツプフロツプF2のRD2端子に接続し、
前記第１のＤフリツプフロツプF1のRD1端子およ
び前記第２〜第４のＤフリツプフロツプF2〜F4
のD2〜D4端子を電源Ｐに接続し、前記第１およ
び第２のＤフリツプフロツプF1，F2のT1，T2端
子を入力端子とし、前記第４のＤフリツプフロツ
プF4のQ4，4端子を出力端子とした構成であ
る。 この考案の実施例は上記の構成からなるもの
で、端子O1，O2から２つの交流入力P1，P2が入
力した場合、その一方の交流入力P2は第１のＤ
フリツプフロツプF1で分周されて、他方の交流
入力P1よりも低周波となつて第３、第４のＤフ
リツプフロツプF3，F4へ供給される。従つて、
両交流入力P1，P2の位相差が0゜〜360゜のいずれで
あつても、Q4の出力波形は第２図乃至第５図の
タイムチヤートに示すように同じとなる。 以下、第３図のタイムチヤートに基づき、実施
例の具体的動作を説明する。まず、交流入力P1
が入力されたＡ時点においては、第２のＤフリツ
プフロツプF2のQ2端子が「Ｈ」となり、これに
よつて、第３のＤフリツプフロツプF3のリセツ
トが解除される。 次に、上記Ａ時点後に２つ目の交流入力P2が
入力されたＢ時点においては、第１のＤフリツプ
フロツプF1のQ1端子が「Ｈ」となり、これによ
つて、第３のＤフリツプフロツプF3のQ3端子が
「Ｈ」、端子が「Ｌ」となる。上記Q3端子が
「Ｈ」となることで、第４のＤフリツプフロツプ
F4のQ4端子が「Ｈ」、4端子が「Ｌ」となる。
また、上記3端子が「Ｌ」となることで、第２
のＤフリツプフロツプF2がリセツトされ、Q2端
子が「Ｌ」となる。このQ2端子が「Ｌ」となる
ことで、第３のＤフリツプフロツプF3がリセツ
トされ、Q3端子が「Ｌ」、3端子が「Ｈ」とな
る。この3端子が「Ｈ」となることで、第２の
ＤフリツプフロツプF2のリセツトが解除される。 上記Ｂ時点後の交流入力P1が入力されたＣ時
点においては、前記Ａ時点と同様となる。 上記Ｃ時点後の交流入力P2が入力されたＤ時
点においては、第１のＤフリツプフロツプF1の
Q1端子が「Ｌ」となることによつて、第４のＤ
フリツプフロツプF4がリセツトされ、Q4端子が
「Ｌ」、4端子が「Ｈ」となる。 上記Ｄ時点後の交流入力P2が入力されたＥ時
においては、前記Ｂ時点と同様となる。 以下、交流入力P1，P2の入力に従つて、上記
の動作を順次に繰返すものである。また、２つの
交流入力P1，P2の位相関係により、上記に準じ
て第２図、第４図、第５図のタイムチヤートに示
すように動作する。なお、交流動作の真理値表は
前表と同じとなる。 〔考案の効果〕 以上のように、この考案によれば、２つの交流
入力の一方をＤフリツプフロツプに入力して他方
の交流入力より低周波に分周したので、位相差が
0゜〜360゜の異なるタイミング（同期していない）
で入力される２つの交流入力を、同期を取り直す
ことなしに処理できるという効果がある。
第１図はこの考案の一実施例による非同期式フ
エールセーフ形AND回路の回路図、第２図乃至
第５図はその回路のタイムチヤート、第６図は従
来のフエールセーフ形AND回路の回路図、第７
図乃至第１０図はその回路のタイムチヤートであ
る。 F1〜F4は第１〜第４のＤフリツプフロツプ、
Ｐは電源。なお、図中、同一符号は同一または相
当部分を示す。
エールセーフ形AND回路の回路図、第２図乃至
第５図はその回路のタイムチヤート、第６図は従
来のフエールセーフ形AND回路の回路図、第７
図乃至第１０図はその回路のタイムチヤートであ
る。 F1〜F4は第１〜第４のＤフリツプフロツプ、
Ｐは電源。なお、図中、同一符号は同一または相
当部分を示す。
Claims (1)
- 第１のＤフリツプフロツプの1端子を該第１
のＤフリツプフロツプのD1端子に接続し、前記
第１のＤフリツプフロツプのQ1端子を第３のＤ
フリツプフロツプのT3端子および第４のＤフリ
ツプフロツプのRD4端子に接続し、第２のＤフリ
ツプフロツプのQ2端子を前記第３のＤフリツプ
フロツプのRD3端子に接続し、前記第３のＤフリ
ツプフロツプのQ3端子を前記第４のＤフリツプ
フロツプのT4端子に接続するとともに該第３の
Ｄフリツプフロツプの3端子を前記第２のＤフ
リツプフロツプのRD2端子に接続し、前記第１の
ＤフリツプフロツプのRD1端子および前記第２乃
至第４のＤフリツプフロツプのD2乃至D4端子を
電源に接続し、前記第１および第２のＤフリツプ
フロツプのT1およびT2端子を入力端子とし、前
記第４のＤフリツプフロツプのQ4、4端子を出
力端子とした非同期式フエールセーフ形AND回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18878284U JPH0221814Y2 (ja) | 1984-12-14 | 1984-12-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18878284U JPH0221814Y2 (ja) | 1984-12-14 | 1984-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61104643U JPS61104643U (ja) | 1986-07-03 |
| JPH0221814Y2 true JPH0221814Y2 (ja) | 1990-06-12 |
Family
ID=30746246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18878284U Expired JPH0221814Y2 (ja) | 1984-12-14 | 1984-12-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221814Y2 (ja) |
-
1984
- 1984-12-14 JP JP18878284U patent/JPH0221814Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61104643U (ja) | 1986-07-03 |
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