JPS61107186A

JPS61107186A - 電子時計

Info

Publication number: JPS61107186A
Application number: JP59229136A
Authority: JP
Inventors: Keigo Takeda; 圭吾竹田; Toyohiko Yajima; 矢島　豊彦
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1986-05-26
Anticipated expiration: 2009-06-22
Also published as: JPH0648300B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子時計の回路構成に関する。

〔従来の技術〕

従来の電子時計の回路構成は、単一の発振回路と凰−の
演算処理回路（数個のカウンターにより時刻全計数する
方式も含む。以下ａｐｔｒと呼ぶ−とから成るものがほ
とんどでちる。複数の発振源を有する例とじてに、特開
昭４８−／Ｏ００４４のように時刻の計数と計算機の動
作を時分割で行なう方式があ少、各々の演算処理が一定
周期のもとで同期化さｎ、動作タイミングは）・−ド的
に制御されている。また２つのｃｐａｔ−内蔵した電子
時計の例として、特公昭５９−１９３１４に示されたよ
うに、各々のｃｐｔｒが独立にデータバスを設け、個別
の機能を処理するものがある。

〔発明が解因しようとする問題点〕

しかし、前述の従来技術では、電子時計に複雑で大容量
の演算処理を行なわせることに難しく、また、その演算
を時計内に任意にプログラムすることが不ｏｒａでるる
。すなわち電子時計にコンピュータ機能を付加すること
はできない・という問題点があった。その理由は、単独
のＣＰＵで動作り□ ロックのみ切換える従来技術では、時；ｊの計数と別機
能とが独立には演算処理できず、一般使用者が任意にソ
フトのプログラミングを行なうことに不ＩＴ能である。

ｌた、時計とコンピュータとを全く別体にし几従来技術
でな時刻に連動したソフトが実現できず応用範囲がせば
まると共に、ハード的にも表示装置やメモリーの共有が
できず、実装上極めて非効率的である。特に腕時計のよ
うな小型機器にはなり得ない。

そこで本発明はこのような問題点を解決したもので、そ
の目的とするところは、コンピュータと電子時計とを一
体化することにある。

〔問題点全解決するための手段〕

（１）不発明の電子時計は、複数の発振回路と演算処理
回路（一方を０８ＯＡ、ＣＰＵＡ、他方を０８ＣＢ、Ｃ
ＰＵＢと呼ぶ）を有する電子時計において、ＣＰＵＡと
ＣＰＵＢが共通の信号バスを用いて非同期に動作し、Ｃ
ＰＵＡは割込検出回路と、信号バス開放回路と、Ｉ／Ｏ
データ要求回路と、ｖｐ、ｘｒ回路とを有し、０ＰＩ７
Ｂは割込発生回路と、信号バス制御回路と、Ｉ／Ｏデー
タ要求検出回路と、ＷＡ工Ｔ信号制御回路とを有して、
ＣＰＵＡと０ＰＩＪＢとが同時に共通の信号バスをアク
セスすることを禁止する事を特徴とする。

また、０８ＣＢは３２７６８Ｘ２ｎＨｚ（ｎは整数）で
常時発振し、０１ｉＯＡはより高い周波数で必要な期間
のみ発振する事ｔ−特徴とする。

また、ＣＰＵＢに計数回路を有し、該計数回路のデータ
に制御されたＯＳＣＡの発振制御回路と、ＣＰＵＡの起
＊ｔ！２回路とを有する事ｔ−特徴とする。

更にまた、該計数１路が秒を計数し、００秒になる前に
発振制御回路が作動し、００秒になった後に起動回路が
作動することを特徴とする。

また、発振制御回路の発振許可状態と発振禁止状態とを
識別する手段を光学式表示装置に設けたことを特徴とす
る。

〔作　用〕

本発明の構成によれば、複数のｃｐσが共通バスを有す
ることでＣＰＵ同志のデータの供受を可能にし、こｎら
が非同期で動作する。ＣＰＵＢが信号バスをアクセスす
る時は割込発生回路からの指令を割込み検出回路が受け
てＣＰＵＡを制御し、ＣＰＵＡがアクセスする時はＩ／
Ｏデータ要求回路がＩ／Ｏデータ要求検出回路に作用し
て０ＰＵＨに指令する。以上の動作により信号バス開放
回路と信号バス制御回路とに信号バス上の信号の流れ方
向、開放状態を選択する。また、ＷＡＩＴ信号制御回路
がＷＡ工Ｔ回路に指令を送ることでｃｐｙＡ＋７）ｍ作
をＷＡＩｔ状態にし、ｃｐｔｒＢとＣＰＵＡとの非同期
の動作全保証する。

ｏｓＣＢは３２７６８Ｘ２ｎＨｚで常時発振し、時刻の
計数上し安くすると共に０８ＯＡは高周波発振し高速な
情報処理を可能にする。１７’（ｏｓｃＡが間欠発振す
ることは消費電流の削減に寄与する。

更にＯＳＣＡの発振制御回路と、ｃｐｔｙＡの起動回路
とにより必要な期間のみ０ＥｉＯＡを発振させ、発振の
安定状態の時にＯＰ　Ｕ　Ａを起動させて、確実で低消
費電力の情報処理を可能にする。

０ＢＯＡの発振ｔ−００秒直前、ＣＰＵＡの動作を００
秒厘後に起動させることは、ＣＰＵＢの計時機能（１分
周期）と連動でき、簡単な制御で済む。

Ｏ８（！Ａの発振許可状態全光学的に識別することはす
なわちＣＰＵＡの動作をモニターすることである。

〔実施例〕

以下、不発明全信号バス制御と発掘制御とに分けて詳し
く説明する。

まず、本発明の信号バスの制御に関して説明する。第１
図は不発明の信号バス制御に関するブロック図の一例で
ある。本発明に、演算処理回路が２つの場合について説
明する。演算処理回路工１のバス制御回路２に、割り込
み検出回路３・ｒ／　。

データ要求回路４・ＷＡ工ＴＡ１７回路号バス開放回路
６で構成されている。一方の演算処理回路■７のバス制
御回路日は、割り込み発生回路９・Ｉ　／　Ｏデータ要
求検出回路／Ｏ・ＷＡ工Ｔ制御回路１１・信号バス制御
回路１２で構成されている。

傅算処理回路工１の信号バスな、信号バス開放回路６’
ｉ介し、表示回路１３・ＲＡＭ１４・Ｒ’０Ｍ１５の信
号バスに接続されている。演算処理回路■２の信号バス
は、信号バス制御回路１２を介し、表示回路１３・ＲＡ
Ｍ１４・ＲＯＭ１５の信号バスに接続されている。演算
処理回路工１が信号バスを用いて動作している際、演算
処理回路■２のデータを必要な時、演算処理回路工１か
らＩ／Ｏデータ要求口路４にデータ要求信号２９を出力
し、Ｉ／Ｏデータ要求回路４はｌ０ＲＱ信号１６全出力
する。ｌ０ＲＱ、信号１６はＩ／Ｏデータ要求検出回路
／ＯとＷＡ工Ｔ制御回路１１に入力する。

ＷＡ工Ｔ制御回路１１は、ＷＡ工Ｔ伯号１７ｔ−出力す
る。ＷＡ工Ｔ信号１７はＷＡ工ＴＡ１７回路力し、入力
するとＷＡＩＴ回路は演算処理回路工１の動作を途中で
停止させる。ＷＡＩＴ制御回路１１は、ｌ０ＲＱ信号１
６が入力してきた事を演算処理回路■７へ知らせ、演算
処理回路■７は、演算処理回路工の必要なデータを見つ
け、見つけると信号バス制御回路１２ヘデータの出力モ
ード信号１８を出力し、ＷＡｒＴ解除信号１９ｔ−ＷＡ
ＩＴ回路に出力する。、ＷＡ工Ｔ解除信号１９が人力す
ると、ＷＡＩＴ制御回路１１は、ＷＡＩＴ信号１７を解
除し、演算処理回路工１は動作全再開する。演算処理回
路工１と演算処理回路■７のマシンサイクルが異なる為
、Ｉ／Ｏデータ要求検出画路／Ｏからの出力信号５０に
よりマスクする為信号バス制御回路１２は、演算処理回
路工１が要求している区間だけ必要なデータを出力する
事が可能となり、信号バスがお互いにショートする事を
さける。逆に、演算処理回路■７が、信号バスをアクセ
スし几い時は、割り込み発生回路９からＩＮＴ信号２０
ｔ−出力し、ＸＨＴ信号２０が割り込み検出回路３に入
力する。割り込み検出回路５は、工ＭＴ信号２０が入力
すると演算処理回路工１に対し信号バスの開放命令をお
こない、演算処理回路工１に、信号バス開放回路６に開
放信号２１ｔ−出力し、信号バスを開放する。

第２図は、°第１図の具体的な回路図の一例であるウ　
エ／Ｏデータ要求検出回路／Ｏは、ｆＯＲＱ信号１７で
マスクするかしないかの切り換え用フリップフロップ２
２を有している。演算処理回路■７が信号バスを用いて
動作する時は、切り換え信号２３によってｌ０ＲＱ信号
１７でのマスクを禁止することができる。信号バス開放
回路６と信号バス制御回路１２μそれぞれ入力用の制御
信号２４．２５が入力すると、それぞれ信号バスのデー
タを演算処理回路に入力する事ができる。

ＷＡＩＴ回路５は、アンドゲート２６で構成さｎていて
、動作周波数２７とＷＡ工Ｔ信号１７が入力する。ＷＡ
ＸＴ信号１７によりアンド２６の動作（！Ｌ２８’ｉ停
止することができる。この場合、動作Ｃｉ　Ｌ２８ｉ停
止するタイミングをとる事が必要な際は、タイミング回
路を付加し、ＷＡ工Ｔ回路ｔ−構成する。

第３図は、本発明のバス制御回路のタイムチャートを示
す。演算処理回路１刀λら工ＯＲＱ、信号が出力される
と、工ＯＲＱ信号の立ち下がりを検出しＷＡ工Ｔ信号が
出力される。（■〕演算処理回路■は、ｗＡ工Ｔ信号を
検出し要求さｎているデータ七感理する。（■−■の区
間）演算処理回路■はデータを処理し友後、信号バス−
＼要求されているデータをめ力する。次に、ＷＡＩＴ信
号を解除し、演算処理回路■ヘデータが準備さｎて贋る
挙を知らせる。（■〕タイミング■−■の期間は、演算
処理回路工は動作が停止している区間である。

工ＯＲＱ信号が出力さｎている区間、演算処理回・路■
の出力が信号バスへ出力される。（■−■）演算処理回
路■は、動作周波数が遅い為、実際■−■の区間、デー
タが出力されているが、工ＯＲＱ信号によりマスクさｎ
て信号バスへは必要な区間し、か出力さｆ′Ｌない。

複数の演算処理回路を有する場合、時刻をカウントした
り、時刻データを基に処理する演算処理回路のｗＪ作周
波数を、５２７６８　Ｈｚか、３２７６８Ｘ　２”Ｈｚ
、　カ３２７６　ａｘ　（１／２　）”ｆ用イルト、低
電力化・正確なデータを得る事ができる。

次に発振制御に関する説明を行なう。

第４図は本発明の実施例を示した物で、発振回路Ａ３１
と演算処理回路Ａ３２が前述した演算処理回路工に相当
し、発振回路Ｂ５５と演算処理回路Ｂ５４とが演算処理
回路■に相等する。発振制御回路３５は、演算処理回路
Ｂ３４が出力する発振制御信号３７を入力として発振回
路Ａ３１を制御する。また、起動回路３６は、演算起動
信号５８を入力として演算処理回路Ａ３２を制御する。

第４図において、発振回路Ｂ３３は３２７６８　Ｈｚで
発振し、発振回路Ａ３１は発振停止状態にある。

ま比演算処理回路Ｂ３４が常に時刻全計数しており、演
算処理回路Ａ３２は待期状態（非動作状態）にあるとす
る。ここで、演算処理回路Ｂ５４で計数される秒データ
が５８秒になると発振制御信号６７が出力さル、発振制
御回路３５が作動し、発振回路ｈ５１は発振開始する。

（発振周波数ｔ−ＩＭＨｚ　とする。）従がって演算処
理回路へ３２には基準クロックが供給され、動作可能な
状態になる。次に、秒データが００秒になると、演算処
理回路Ｂ５４から演算起動信号３８が出力されて、起動
回路６６が作動し、演算処理回路Ａ３２を所定のアドレ
スから実行開始させる。起動回路３６は、通常、リセッ
ト回路あるいは割込み検出回路に相当し、８　ｂｌｔ　
　の汎用的０ＰＵ１７Ｃ装備されている。このようにし
て演算処理回路ｈ５２が動作し始め所定の演算を終了す
ると、再び発振回路Ａ３１１１：ｃ発振停止し、演算処
理回路ｈ５２ｐ待期状態に戻る。終了の制御は、演算処
理回路Ｂ５４で、秒データにより（例えば０２秒になつ
ｔら）、発振制御信号３７、演算起動信号３８を各々停
止状態にしてもよいし、演算処理回路Ａ３２からの終了
命令を演算処理回路Ｂ’３４が受けて実行してもよい。

第３図は発振制御回路と発振回路とを一体化し九回路例
で、水晶振動子４０．抵抗４３．４４゜コンデンサ４５
，４６．　　ＭＡＮＤゲート４１．インバータ４２とか
らなり、発振制御信号３７がＨの時、ＮＡＭＤゲート４
１が許可状態となって発振開始する。

以上のようにすれば１分の周期で、演算処理回路Ｉ（発
振回路Ａ及び演算処理回路Ａ）が動作し低パワー化金計
ｎる。１ｆｃ、演算処理回路■（発振回路Ｂ及び演算処
理回路Ｂ）が、この一連の制御（−分周期の演算処理）
を行なうかどうかを記憶できるため、行なうべき時には
フラグをＨＫしておき、行なわない時にはフラグをＬに
しておけば、そのフラグを検出して、表示装置に特別の
認識表示ｖｉ一点灯させ、演算処理回路工の動作（１分
周期で動作するのか、しないのか）を使用者に確認させ
ることができる。

〔発明の効果〕

以上述べたように本発明によｎば、ＣＰＵＡとＣＰＵＢ
が最少限の制御回路により信号バスを共有することがで
き、配線数が減少し実装上の改善が行なわｎると共に、
発振制御回路により、余分な電力消費を抑え、腕時計の
ような小呈機器に１で大容量の情報処理上行なわせるこ
とができる。

また、複数のｃｐｔｒを非四期で動作させる友め、ＣＰ
Ｕに汎用的な品種鷺採用することが０Ｔ能となり、ソフ
ト開発、保守を極めて効率的に行なうことができる。更
に、パーソナルコンピュータのＣＰＵと共通の物を採用
すれば、ソフト互換性によジ、アプリケーションソフト
の拡大や、データ通信等、情報機器としての拡がりは、
無限と言ってもよい。倒えはパーンナルコンピュータの
ソフトを腕時計にデータ転送して携帯しながら実行し７
ｔ＋ジ、パーンナルコンピュータで作ったンフトズログ
ラムで時計の付７７０ａ能を沓き換える等、ホスト金持
つコンピュータ時計が実現される。この時、通常は時刻
表示をしていて、裏ではコンピュータとしてのソフトが
実行さｎているとすれば、本発明の請求範凹第３項に示
した手段により、携帯者が一目でソフト実行中（待期中
金含む）を確認できる。例えばスケジュールをプログラ
ムしておいた時に、その時刻になｎばアラーム鳴鐘する
ことを、コンピュータが動作状態であることを示す識別
表示で［認できるわけで、いわゆるアラームマークの代
用になる。またコンピュータ機能が実行している時は電
力消費が多いため、識別表示の確認により携帯者が不要
なソフトの実行を止めるためのモニターとしても使える
。以上のように、本発明は、総合的にコンピュータ時計
、％にコンピュータウォッチとしての必要最低限な条件
を満友している。

【図面の簡単な説明】

第１図は、不発明のバス制御に関するブロック図の電力
を示す。第２図は、第１図の具体的な回路の一例を示す
。第３図は、本発明のパス制御回路のタイムチャート’
を示す。第４図に、本発明の発振制御に関するブロック図の一例
を示す図。第３図は、本発明の発振制御回路の一例を示す図。１・・・・・・・・・演算処理回路工２・・・・・・・・・バス制御回路３・・・・・・・・・割り込み検出回路４・・・・・・
・・・工、／Ｏデータ要求回路５・・・・・・・・・Ｗ
Ａ工Ｔ回路６・・・・・・・・・信号バス開放回路７・・・・・・
・・・演算処理回路■ ８・・・・・・・・・パス制御回路９・・・・・・・・・割り込み発生回路／Ｏ・・・・・
・・・・Ｉ／Ｏデータ要求検出回路１１・・・・・・・
・・ＷＡＩＴ制御回路１２・・・・・・・・・信号バス
制御回路１３・・・・・・・・・表示回路１４・・・・・・・・・ＲＡＭ１５・・・・・・・・・ＲＯＭ１６・・・・・・・・・工ＯＲＱ。１７・・・・・・・・・ＷＡＩＴ信号１８・・・・・・；・・出力モード信号１９・・・・・
・・・・ＷＡＩＴ解除信号２０・・・・・・・・・ＩＮ
Ｔ信号２１・・・・・・・・・開放信号２２・・・・・・・・・７リツプフロツプ２５・・・・
・・・・・切り換え信号２４・・・・・・・・・制御信号２５・・・・・・・・・制御信号２６・・・・・・・・・アンド２７・・・・・・・・・動作周波数２８・・・・・・・・・動作０Ｌ２９・・・・・・・・・データ要求信号３０・・・・・
・・・・出力信号３１・・・・・・・・・発振回路Ａ３２・・・・・・・・・演算処理回路Ａ３３・・・・・
・・・・発振回路Ｂ３４・・・・・・・・・演算処理回路Ｂ３５・・・・・
・・・・発振制御回路６６−・・・・・・・・起動回路６７・・・・・・・・・発振制御信号３８・・・・・・・・・演算起動信号４０・・・・・・・・・水晶振動子４１・・・・・・・・・ＮＡＲＤゲート４２・・・・・・・
・・インバータ４３．４４・・・・・・・・・抵抗４５．４６・・・・・・・・・コンデンサ塩　　　上

Claims

【特許請求の範囲】

（１）発振周波数の異なる複数の発振回路（一方をＯＳ
ＣＡ、他方をＯＳＣＢと以下呼ぶ。）と、該発振回路に
接続されて非同期に動作する複数の演算処理回路（ＯＳ
ＣＡにより動作する方やＣＰＵＡ、ＯＳＣＢにより動作
する方をＣＰＵＢと、以下呼ぶ。）とを有する電子時計
において、該ＣＰＵＡと該ＣＰＵＢとが共通の信号バス
を有し、該ＣＰＵＡのバス制御回路として、割込み信号
を検出する割込検出回路と、信号バスを開放する信号バ
ス開放回路と、信号バス上へのデータの入出力を指示す
るＩ／Ｏデータ要求回路と、演算処理の動作を待ち状態
にするＷＡＩＴ回路とを具備し、該ＣＰＵＢのバス制御
回路として、割込み信号を発生する割込み発生回路と、
信号バスの入出力状態及び開放状態を切換える信号バス
制御回路と、該Ｉ／Ｏデータ要求回路の要求指令を検出
するＩ／Ｏデータ要求検出回路と、該ＷＡＩＴ回路の動
作を制御するＷＡＩＴ信号制御回路とを具備し、該ＣＰ
ＵＡと該ＣＰＵＢとが同時に共通の信号バスをアクセス
する事を禁止する事を特徴とする電子時計。
（２）前記ＯＳＣＢは、３２．７６８×２＾ｎＨｚ（ｎ
は任意の整数）で常時発振し、前記ＯＳＣＡは、より高
い周波数で任意の期間のみ発振する如く構成された事を
特徴とする特許請求第１項記載の電子時計。
（３）前記ＣＰＵＢは計数回路を有し、該計数回路があ
らかじめ定められた任意の値になつた時に前記ＯＳＣＡ
の発振を開始させる発振制御回路と、前記ＯＳＣＡが発
振開始した後に前記ＣＰＵＡが所定のアドレスから演算
処理動作を起動する起動回路とを有することを特徴とす
る特許請求第２項記載の電子時計。
（４）前記計数回路が秒データを計数し、前記発振制御
回路は００秒になる前に前記ＯＳＣＡを発振開始させる
と共に、前記起動回路は００秒になつた直後に前記ＣＰ
ＵＡを起動させる如く構成したことを特徴とする特許請
求第３項記載の電子時計。
（５）光学式表示装置を有し、前記発振制御回路が前記
ＯＳＣＡの発振開始を許可及び禁止するゲートを含み、
該ゲートの許可状態と禁止状態とを識別する識別手段を
該光学式表示装置に備えたことを特徴とする特許請求第
３項記載の電子時計。