JPS61110480A - 超電導デバイス - Google Patents
超電導デバイスInfo
- Publication number
- JPS61110480A JPS61110480A JP59231309A JP23130984A JPS61110480A JP S61110480 A JPS61110480 A JP S61110480A JP 59231309 A JP59231309 A JP 59231309A JP 23130984 A JP23130984 A JP 23130984A JP S61110480 A JPS61110480 A JP S61110480A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- superconducting
- layer
- thin film
- schottky barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は極低温で動作する超電導デバイスに係り、特に
半導体を介する２つの超電導電極の超電導的な結合状態
を制御電極により変化させることで動作する超電導デバ
イスを実現するのに好適な材料の組み合わせとデバイス
の構造に関する。
半導体を介する２つの超電導電極の超電導的な結合状態
を制御電極により変化させることで動作する超電導デバ
イスを実現するのに好適な材料の組み合わせとデバイス
の構造に関する。
半導体と２つの超電導体とを組み合わせた極低温で動作
するデバイスは、Ｒ，Ｃ，ＲｕｂｙがＩＥＥＥ Ｔｒ
ａｎｓ、Ｅｌｅｃｔｏｒｏｎ、Ｄｅｖａｉｃｅｓ、Ｖｏ
ｌ、ＨＤ−２８，Ｐ１３９４゜（１９８１）に発表した
ごとく、半導体に縮退したＳｉ単結晶を用いた例、ある
いはＦ、Ｌ、ＶｅｒｎｏｎがｆＥＥＥ Ｔｒａｎｓ、
Ｍａｇｎ、Ｖｏｌ、ＭＡＧ−１５，Ｐ４３５．（１９７
９）に発表したごとく、半導体にｐ型のＧａＡｓを使用
した例が知られている。これらの例では超電導体にはｐ
ｂが用いられており、その加工にはホトレジストをマス
クにしたエツチング法が使用されている。極低温におい
てこのデバイスの２つの超電導体が半導体を介した超電
導弱結合を形成する為には、２つの超電導体の間の距離
を超電導体の電子対コヒーレント長さの１０倍程度、す
なわち約０．５μｍ以下に接近させる必要があり高い精
度の加工技術が必要であった。
するデバイスは、Ｒ，Ｃ，ＲｕｂｙがＩＥＥＥ Ｔｒ
ａｎｓ、Ｅｌｅｃｔｏｒｏｎ、Ｄｅｖａｉｃｅｓ、Ｖｏ
ｌ、ＨＤ−２８，Ｐ１３９４゜（１９８１）に発表した
ごとく、半導体に縮退したＳｉ単結晶を用いた例、ある
いはＦ、Ｌ、ＶｅｒｎｏｎがｆＥＥＥ Ｔｒａｎｓ、
Ｍａｇｎ、Ｖｏｌ、ＭＡＧ−１５，Ｐ４３５．（１９７
９）に発表したごとく、半導体にｐ型のＧａＡｓを使用
した例が知られている。これらの例では超電導体にはｐ
ｂが用いられており、その加工にはホトレジストをマス
クにしたエツチング法が使用されている。極低温におい
てこのデバイスの２つの超電導体が半導体を介した超電
導弱結合を形成する為には、２つの超電導体の間の距離
を超電導体の電子対コヒーレント長さの１０倍程度、す
なわち約０．５μｍ以下に接近させる必要があり高い精
度の加工技術が必要であった。
本発明の目的は、半導体と超電導体とを組み合わせた極
低温で動作するトランジスタ型のデバイスにおいて、デ
バイスの特性の均一性と再現性を向上させ、またスイッ
チ速度の高速化を可能にする様な材料の組み合わせとデ
バイスの構造を提供することにある。
低温で動作するトランジスタ型のデバイスにおいて、デ
バイスの特性の均一性と再現性を向上させ、またスイッ
チ速度の高速化を可能にする様な材料の組み合わせとデ
バイスの構造を提供することにある。
従来は半導体と超電導体の接合の作製に際しては、半導
体表面の清浄化など、良好なショットキ障壁を形成し、
リーク電流を減少させることに関心が集められていた。
体表面の清浄化など、良好なショットキ障壁を形成し、
リーク電流を減少させることに関心が集められていた。
しかし、２つの超電導体を半導体を介して超電導的に弱
結合させ、この結合の程度を変える事によって特性を制
御する様なデバイスに村いては、ショットキ障壁は２つ
の点で好ましくない影響をもたらす。第１に超電導電子
に対しては、ショットキ障壁は半導体中への染みだしを
阻むように働く、そのため２つの超電導体の距離を先に
述べた様に約０．５μｍ以下まで小さくしないと２つの
超電導体の間には超電導弱結合は生じない。第２に、２
つの超電導電極の間のチャネルコンダクタンスはショッ
トキ障壁の為に小さくなる。従ってデバイスの利得、及
び動作速度を向上させる場合の妨げになる。
結合させ、この結合の程度を変える事によって特性を制
御する様なデバイスに村いては、ショットキ障壁は２つ
の点で好ましくない影響をもたらす。第１に超電導電子
に対しては、ショットキ障壁は半導体中への染みだしを
阻むように働く、そのため２つの超電導体の距離を先に
述べた様に約０．５μｍ以下まで小さくしないと２つの
超電導体の間には超電導弱結合は生じない。第２に、２
つの超電導電極の間のチャネルコンダクタンスはショッ
トキ障壁の為に小さくなる。従ってデバイスの利得、及
び動作速度を向上させる場合の妨げになる。
そこで超電導電極と半導体との間に別の金属あるいは半
導体の薄膜を入れて実質的なショットキ障壁の高さを低
くシ、コンダクタンスを大きくすれば、これらの問題を
解決する事ができる。例えば超電導電極の材料であるＮ
ｂとｎ型Ｓｉとの間のショットキ障壁の高さは０．５５
ｅＶであるが、ＮｂとＳｉとの間に厚さ約１０ｎｍの純
Ａｕ膜を設けるとこの場合のンヨットキ障壁の高さは０
゜３４ｅＶとなり０．２１ｅＶだけ低下させる事ができ
る。また超電導金属から常電導金属への超電導電子対の
グσキシミディ効果によって、この場合にも２つの超電
導電極は半導体を介した超電導弱結合を形成でき、しか
もＡｕ薄膜を用いなかった場合に比べてショットキ障壁
による電子の反射が少なくなるために２つの電極の間の
空間的な距離は大きくてもよい。従ってデバイスの作製
をより容易にすることができ、同じ寸法形状のデバイス
ならば、チャネルコンダクタンスが大きくなるので、回
路の利得を大きくし、動作をより高速にする事ができる
。このデバイスの場合には超電導材料中の電子対が半導
体材料中まで染みだしている必要があるので、超電導材
料と半導体材料との間の金属薄膜、または別の半導体薄
膜の厚さは超電導体側の電子対コヒーレント長さと同じ
程度かそれ以下であることが必要である。従って、例え
ば半導体材料がＮｂにあっては約４０ｎｍ、Ｐｂの場合
にあっては約１１００ｎ程度かそれ以下となる。
導体の薄膜を入れて実質的なショットキ障壁の高さを低
くシ、コンダクタンスを大きくすれば、これらの問題を
解決する事ができる。例えば超電導電極の材料であるＮ
ｂとｎ型Ｓｉとの間のショットキ障壁の高さは０．５５
ｅＶであるが、ＮｂとＳｉとの間に厚さ約１０ｎｍの純
Ａｕ膜を設けるとこの場合のンヨットキ障壁の高さは０
゜３４ｅＶとなり０．２１ｅＶだけ低下させる事ができ
る。また超電導金属から常電導金属への超電導電子対の
グσキシミディ効果によって、この場合にも２つの超電
導電極は半導体を介した超電導弱結合を形成でき、しか
もＡｕ薄膜を用いなかった場合に比べてショットキ障壁
による電子の反射が少なくなるために２つの電極の間の
空間的な距離は大きくてもよい。従ってデバイスの作製
をより容易にすることができ、同じ寸法形状のデバイス
ならば、チャネルコンダクタンスが大きくなるので、回
路の利得を大きくし、動作をより高速にする事ができる
。このデバイスの場合には超電導材料中の電子対が半導
体材料中まで染みだしている必要があるので、超電導材
料と半導体材料との間の金属薄膜、または別の半導体薄
膜の厚さは超電導体側の電子対コヒーレント長さと同じ
程度かそれ以下であることが必要である。従って、例え
ば半導体材料がＮｂにあっては約４０ｎｍ、Ｐｂの場合
にあっては約１１００ｎ程度かそれ以下となる。
以下、実施例を用いて本発明を第１図により詳細に説明
する。サファイア基板ｌ上ｌこＤＣマグネトロンスパッ
タ法によってＮｂを約３００ｎｍ。
する。サファイア基板ｌ上ｌこＤＣマグネトロンスパッ
タ法によってＮｂを約３００ｎｍ。
ＡＩを約１０ｎｍ堆積した後、電子線レジストをマスク
としてＣＣｌ４ガスによるプラズマエツチングによって
Ｎｂ層２とＡＩ層３の２層構造を有する２つ超電導電極
４＆形成する。次いでシランガスのグロー放電により多
結晶、またはアモルファス状のＳｉよりなる半導体層５
を形成し、その表面を酸化してゲート酸化膜６を設ける
。続いて、ＤＣマグネトロンススフフタ法よりＮｂを約
５００ ｎｍ堆積し、ホトレジストをマスクとしてＣＦ
４ガスによるプラズマエツチングによって加工し制御電
極７を形成する。以上によって本発明の超電導デバイス
を作製することができた。この場合２つ超電導電極の距
離は従来よりも５０％長い０．７μｍ程度でもトランジ
スタ特性を得る事ができた。またチャネルコンダクタン
スは電極の幅が１０μｍのとき従来は５０ｍｍｈａであ
ったものが１００ｍｍｈａまで向上し、その結果、ス、
イツチング速度は約２倍とすることができ１、回路の高
速化を実現できた。
としてＣＣｌ４ガスによるプラズマエツチングによって
Ｎｂ層２とＡＩ層３の２層構造を有する２つ超電導電極
４＆形成する。次いでシランガスのグロー放電により多
結晶、またはアモルファス状のＳｉよりなる半導体層５
を形成し、その表面を酸化してゲート酸化膜６を設ける
。続いて、ＤＣマグネトロンススフフタ法よりＮｂを約
５００ ｎｍ堆積し、ホトレジストをマスクとしてＣＦ
４ガスによるプラズマエツチングによって加工し制御電
極７を形成する。以上によって本発明の超電導デバイス
を作製することができた。この場合２つ超電導電極の距
離は従来よりも５０％長い０．７μｍ程度でもトランジ
スタ特性を得る事ができた。またチャネルコンダクタン
スは電極の幅が１０μｍのとき従来は５０ｍｍｈａであ
ったものが１００ｍｍｈａまで向上し、その結果、ス、
イツチング速度は約２倍とすることができ１、回路の高
速化を実現できた。
本実施例においてはＡＩを用いた場合を示したが、ＡＩ
に代えてＡｕ、Ｓｎ、Ｉｎ、Ｎｉ、Ｃｕ。
に代えてＡｕ、Ｓｎ、Ｉｎ、Ｎｉ、Ｃｕ。
Ａ ｇ Ｎ ＷｌＴ ａ ｓ Ｈｆ Ｎ Ｔ ｒを用い
ても、また１０１ｑｃｒｎ３以上の不純物を含むＳｉま
たはＧｅ。
ても、また１０１ｑｃｒｎ３以上の不純物を含むＳｉま
たはＧｅ。
あるいは１０１７ｃ ｍ’以上のＳ ＋ｓ Ｚｎ、Ｇｅ
を不純物として含んだＧａＡｓ、Ｉ ｎＡｓ、またはＩ
ｎＰなときわめて高い不純物を含んだ半導体を用いても
同様の効果を得ることができた。さらにＳｉに代えて半
導体層５にＧｅ、ＧａＡｓ５ ＩｎＰ、ＩｎＡｓなど
の材料を用いた場合においても、本発明の超電導デバイ
スはその目的を達することができる事は言うまでもない
。
を不純物として含んだＧａＡｓ、Ｉ ｎＡｓ、またはＩ
ｎＰなときわめて高い不純物を含んだ半導体を用いても
同様の効果を得ることができた。さらにＳｉに代えて半
導体層５にＧｅ、ＧａＡｓ５ ＩｎＰ、ＩｎＡｓなど
の材料を用いた場合においても、本発明の超電導デバイ
スはその目的を達することができる事は言うまでもない
。
以上述べたように、本発明によれば半導体と超電導体全
組み合わせた極低温で動作するトランジースタ型デバイ
スにおいて、半導体と超電導体の間に形成される７Ｎツ
トキ障壁の高さを０．１から０．２ｅＶ低減し、超電導
電子対の半導体側への染み出しを容易にすることができ
るので、２つの超電導電極の距離を従来よりも０．１か
ら０．３μｍ程度長くしても良く、従って製造時の加工
のばらつきによるデバイスの特性ばらつきを低減し、均
一性と再現性を向上するこきができる。またチャネルコ
ンダクタンスが向上するｊζめ、スイッチングの高速化
を図ることができる効果がある。
組み合わせた極低温で動作するトランジースタ型デバイ
スにおいて、半導体と超電導体の間に形成される７Ｎツ
トキ障壁の高さを０．１から０．２ｅＶ低減し、超電導
電子対の半導体側への染み出しを容易にすることができ
るので、２つの超電導電極の距離を従来よりも０．１か
ら０．３μｍ程度長くしても良く、従って製造時の加工
のばらつきによるデバイスの特性ばらつきを低減し、均
一性と再現性を向上するこきができる。またチャネルコ
ンダクタンスが向上するｊζめ、スイッチングの高速化
を図ることができる効果がある。
＠１図は本発明の第１の実施例による超電導デバイスの
構造の一部を示す断面図である。
構造の一部を示す断面図である。
Claims (2)
- （１）超電導体材料と半導体材料とが、金属薄膜または
別の半導体薄膜を介して接触し、該金属薄膜と半導体材
料あるいは超電導体材料と別の半導体薄膜との間のショ
ットキ障壁のトンネル抵抗が、該超電導体材料と半導体
材料との間のショットキ障壁のトンネル抵抗よりも小さ
い様な金属薄膜材料または半導体薄膜材料が使用された
る超電導体材料と半導材料との接触の構造を、少なくと
も１つの超電導電極に有することを特徴とする超電導デ
バイス。 - （２）特許請求範囲第１項に記載の超電導デバイスにお
いて、該金属薄膜を構成する材料はＡｌ、Ｓｎ、Ｉｎ、
Ｎｉ、Ｃｕ、Ａｇ、Ｗ、Ｔａ、Ｈｆ、Ｔｉ、Ａｕの材料
の群より選ばれた少なくとも１種の材料によって構成さ
れることを特徴とする超電導デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231309A JPS61110480A (ja) | 1984-11-05 | 1984-11-05 | 超電導デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231309A JPS61110480A (ja) | 1984-11-05 | 1984-11-05 | 超電導デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61110480A true JPS61110480A (ja) | 1986-05-28 |
Family
ID=16921602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59231309A Pending JPS61110480A (ja) | 1984-11-05 | 1984-11-05 | 超電導デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283465A (en) * | 1987-08-13 | 1994-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Superconducting lead on integrated circuit |
-
1984
- 1984-11-05 JP JP59231309A patent/JPS61110480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283465A (en) * | 1987-08-13 | 1994-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Superconducting lead on integrated circuit |
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