JPS61112351A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ペレットにおける配線形成に関し、特に、半
導体装置の信鎖性向上に適用して有効な技術に関するも
のである。

〔背景技術〕

大型計算機等の電子装置システムの大型化に伴い、該シ
ステムを構成する半導体装置間の配線、または半導体装
置の実装基板間の配線等の長い配線は、前記大型計算機
等の信号処理の高速化にとって大きな障害となり、また
電力の浪費の原因ともなる。

そこで、前記ノステムを構成する半導体装置に搭載され
ている複数のペレットに対応する回路ブロックを大型の
同一ペレット上に形成することにより、前記の半導体装
置間等の長い配線を排除することができ、前記システム
の高密度化ができるので、大型針ｇ機等の性能向上と同
時に装置の小型化をも達成することが考えら４．る。

このような考えに基づいて、一枚のウェハ上に多数の回
路ブロックを形成し、各ブロック間の配線をもウェハ上
で行わしめ、ウェハ全体で１つのＬＳＩ（大規模集積回
路）を形成することもできる（以下、フルウェハＬＳＩ
と称す）。

前記フルウェハＬＳＩは、これを１または数枚用いるこ
とにより、高速の超大型計算機をも極めて小型の装置に
することを可能にするものである。

一般に、ウェハはシリコン等の単結晶で形成されており
、前記の如き大型のウェハを得るためには径の大きな弔
結晶を形成する必要がある。

しかし、格子欠陥のない完全な単結晶を得ることは難し
く、大径になる程その傾向が大きい、したがワて、ウェ
ハ上に多数の回路ブロックを形成して前記フルウェハＬ
ＳＩを形成しても、不良ブロックが、それも不特定の場
所に発生することになる。そこで、通常は良ブロックの
みを電気的に［妾続することにより、フルウェハＬＳＩ
を形成する。

ところが、１ｉｉＩ記フルウエハを搭載してなる半導体
装置を作動せしめると、電気的に導通されている良ブロ
ックのみに発熱が起こることになるため、良ブロックお
よび不良ブロックの間で熱膨張に伴う歪みが生しること
になり、ペレットクラック等の半導体装ｌの信頼性低下
を来す原因となる。こ、の現象は良ブロックまたは不良
ブロックが局部的に偏在して形成されている場合には特
に問題になることが、本発明者により見い出された。

なお、フルウェハＬＳＩに関する特許の例としては、特
公昭４８−５８６７号がある。

（発明の目的〕 本発明の目的は、ペレットの配線形成、特に複数の回路
ブロックで形成されている大型ペレットの配線形成に関
し、該ペレットを搭載してなる半導体装置の信輔性向上
に適用して有効な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、複数の回路ブロックが形成されているペレッ
トが搭載されてなる半導体装置について、通常は電気的
接続を行わない不良ブロックについでも電源配線との接
続を行うことにより、ペレット作動時におけるペレット
の発熱に伴い良ブロックと不良フ・っ７りとの間に温度
較差力、生しること　　　　　　　　　　パ（を防止で
きることから、前記ペレットに不良ブロックが局部的に
偏在して形成されている場合であっても該ペレットに熱
応力の発生を有効に防止でき、前記目的が達成されるも
のである。

〔実施例１〕 第１図は、本発明による実施例１である半導体装置に搭
載されているペレットの概略を、その拡大部分断面図で
示すものである。

第２図は、本実施例の半導体装置をそのほぼ中心を切る
面における断面図で示すものである。

本実施例１の半導体装置は、熱転４性が優れ、かつ熱膨
張係数がシリコンのそれに近似しているソリコンカーバ
イドを主成分とするセラミック材料（特開昭５７−２５
９１号公報参照）でパッケージ基板ｌが形成されており
、該基板Ｉ上にはウェハ全体で形成されてなるフルウェ
ハＬＳＩ２が金−シリコン共晶３で取り付けられ、該フ
ルウェハＬＳＩ２は周囲に形成されているポンディング
パノドで基板周囲の外部端子４とワイヤ５を介して電気
的に接続され、さらにシリコンカーバイドを主成分とす
る材料で形成されているキャップ６を低融点ガラス７で
基板ｌに接着することにより、パフケージ内部を気密封
止してなるものである。

なお、基板１真面にはアルミニウム製の液冷式ヒートシ
ンク８が接着剤で取り付けられ、放熱効果を高め、半導
体装置の信幀性向上をも図っているものである。このヒ
ートシンク８は矢印方向に水等の液体を流すことにより
強力な冷却効果を発揮するものである。

本実施例１の半導体装置は、第３図に示す如く１枚のウ
ェハからなる大型ペレットを搭載してなるもので、該ウ
ェハには複数の回路ブロック９が、互いに電気的に結び
付けられてフルウェハＬＳＩ２が形成されているもので
ある。

本実施例１におけるフルウェハＬＳＩ２は、前記第３図
において斜線を付して示す不良ブロック１０が、図中右
下半分に集中して存在するものである。

この不良ブロックは、回路ブロック形成が完了した後、
各ブロックの電極でプローブ検査を行うことにより容易
に検出することができるものであ通常、前記不良ブロッ
クには電力を供給する必要がないため電気的接続を行わ
ない。

ところが、電気的接続が行われている良ブロックにおい
ては、動作時に発熱現象が伴い咳良ブロックの温度が上
昇するため、良ブロックと不良ブロックとの間に温度較
差が生じることになる。

この温度較差は、前記ブロック間に応力を発生させる原
因となり、ひいてはペレットクラック等の半導体装置の
信頼性を低下させる原因となるものである。

前記温度較差に起因する応力は、第３図に示すように不
良ブロックが大きく片寄って形成されている（偏在して
いる）場合に特に大きくなるため問題である。

本実施例１においては、前記問題を解消するため、不良
ブロックについても、第１図に示すように電源配線との
電気的接続を行うことにより、不良ブロックを加熱する
ために所定の電流を供給できるようにしたものである。

すなわち、第１図では一点鎖線で区分して示す不良ブロ
ック１０および良ブロック１１の２つで本実施例１の半
導体装置に搭載されているフルウェハＬＳＩの特徴を示
しているが、各ブロックが形成されているノリコン基板
１２の上面に形成されている電極１３のうち、電ｉ！Ｉ
Ｘ　ＴＭ、ｍ　１３　ａについては不良ブロックにおい
てもｔＩＩＩｉ！配線１４と電気的に接続せしめること
により、不良ブロックＩＯへも？ｌｔ流供給をできるよ
う、にしたものである。

なお、前記両ブロックにおける電極のうち電源電極１３
ａの左方向に配列されている信号電極は、良ブロック１
１においては第２配ｋＡ　ｌ　４　ａと電気的に接続さ
れているが、不良ブロックにおいては不要であるため電
気的接続が行われていない。

前記シリコン基板１２上面に形成するｔ８ｉｉおよび配
線は、通常のりソグラフィ技術、たとえばコンピュータ
制御による電子線直溝技術により容易に形成することが
できるものである。

すなわち、回路ブロック形成後シリコン基板１２上面の
絶縁層（図示せず）の上に第１配線をアルミニウムで蒸
着形成し、その」二に第１絶縁層１５を窒化ケイ素で形
成し、次に該絶縁層１５の所定位置をエツチングで穿孔
して第１配線の一部を露出せしめ電源電極ｊ３ａ等の電
極１３を形成、その後電極１３と接続するようにアルミ
ニウムを蒸着して第２配線１４を形成する。その後、同
一工程を経て第２絶縁１１６、電源配線１４および第３
絶縁層１７を形成して完成されるものである。

不良ブロックについては、ＮＢ１ｔ８ｉ！１３　ａにつ
いてのみ、前記工程の処理が行われ、電源配線１４との
接続がＪ！成されているが、他の信号用等の電極１３に
ついては電気的接続が行われていないものである。

〔実施例２〕 第４図は、本発明による実施例２である半４体’ＡＭに
）５ＭされているフルウェハＬＳＩについて回路ブロッ
クの良、不良の分布状態をその平面図で示すものである
。

本実施例２の半導体装置は、前記実施例１と同様のもの
であり、単に良ブロックと不良ブロックの分布が異なる
だけである。このように、不良ブロックＩＯが中心部に
集中するよう偏在している場合にも、本発明はこれに通
用して掻めで有効なものである。

〔効果〕

（ｌ）、複数の回路ブロックが形成されているペレット
が搭載されてなる半導体装置について、不良ブロックに
ついても電源配線との接続を行うことにより、ペレット
作動時の回路における発熱による良ブロックと不良ブロ
ックとの間の温度較差を減少またはその発生を防止でき
るので、温度較差に起因する両ブロック間の応力発生を
防止できる。

（２）、前記ｆｉ＋により、ペレットクラック等の発生
を防止できるので、半導体装置の信頼性を向上させるこ
とができる。

（３）、多数の回路ブロックが形成されている大型ペレ
７）において、不良ブロックが部分的に偏在している場
合に、前記ｆｉｌを適用することにより、特に優れた効
果が得られる。

（４）、前記（３）に記載するペレットが、フルウェハ
しＳｌである場合は極めて有効である。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、ベレットとしてはフルウェハＬＳＩについて
のみ説明したが、これに限らず複数の回路ブロックが形
成されているベレットであれば如何なるものについても
適用できるものである。

また、フルウェハについては不良ブロックの分布状態が
、第３図または第４図に示すものについて説明したが、
これらはあくまでも典型的パターンを示すものであり、
これらのパターンに限定されるものでないことはいうま
でもない。

さらに、不良ブロックは多数隣接形成されているものに
限られるものでなく、複数が隣接されているものに適用
する場合にその効果が大きいものであるが、華独形成さ
れている不良ブロックについても当然に適用できるもの
である。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセラミックパッケー
ジからなる半導体装置に通用した場合について説明した
が、それに限定されるものではなく、たとえば、充分な
放熱手段が講しであるものであれば、基板がプリント基
板等の樹脂で形成されてなる半導体装置についても、適
用してを効な技術である。

【図面の簡単な説明】

第１図は、本発明による実施例１の半導体装置に搭載さ
れているペレットを示す概略部分断面図、第２図は、本
実施例１の半導体装置を示す断面図、 第３図は、本実施例１に適用されるペレットを示す概略
平面図、 第４図は、本発明による実施例２である半導体装置に搭
載されているベレットを示す概略平面図である。　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
ハエ・・・基板、２・・・フルウェハＬＳＩ、３・・　
金−ノリコン共品、４・　・外部端子、５・　・ワイヤ
、６・・・キャップ、７・・・低融点ガラス、８・・・
ヒートノンク、９・・・回路ブロック、１０・・・不良
ブロック、１１・・・良ブロック、１２・・・シリコン
ｉｔ、１３・・・電極、１３ａ・・・電源電極、１４・
・・電源配線、１４ａ・・・第２配線、１５・・・第１
絶縁層、１６・・・第２絶縁層、１７・・・第３絶縁層
。 代理人　弁理士　　高　橋　明　き　＼。 Ｘ７・ ゝ。′ 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、複数の回路ブロックで形成されているペレットが搭
   載されてなる半導体装置であって、不良ブロックについ
   ても電源配線との電気的接続が行われている半導体装置
   。 ２、ペレットがフルウェハＬＳＩであることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ３、不良ブロックがペレットに偏在して形成されている
   ことを特徴とする特許請求の範囲第１項または第２項記
   載の半導体装置。