JPS61113093A - 画像メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術的背景〕 この発明は、例えばビデオテックスシステムやテレテキ
ストシステム等の画像通信システムにおける画像メモリ
の制御に好適な画像メモリ制御装置に関する。

〔発明の技術的背景〕

近年、ビデオテックスシステムやテレテキストシステム
においては、ビットマツプ方式を用いた図形記述命令（
以下、ＰＤＩ：ＰｉｃｔｕｒｅＤｅｓｃｒｉｐｔｉｏｎ
　Ｉｎ５ｔｒｕｃｔｉｏｎと称する）によって図形情報
を伝送することが考えられている。

ＰＤＩによる図形情報の伝送においては、図形は点、直
線、円弧などの基本図形に分解され、各基本図形ごとに
ＰＤＩが伝送される。ＰＤＩには、上記基本図形の種類
を示す命令やこれを画面の画像表示領域上のどの領域に
表示するかを示す命令、さらには、何色で表示するかを
示す命令等が有り、基本図形情報はこれら種々のＰＤＩ
の組み合わせにより表現される。

受信側でＰＤＩを処理する場合、一般に、マイクロプロ
セッサ（以下、ＭＰＵと称する）が使われる。ＭＰＵは
受信したＰＤＩから基本図形の種類や表示領域、表示色
等を解読する。この後、描画データを画像メモリに書き
込むための処理ルーチンを、解読した基本図形の種類に
従ってメモリから読み出し、この処理ルーチンと解読し
た表示領域に従ってデータ書き込みアドレスを発生する
。これと同時に、解読した表示色に従って描画データを
発生し、これを上記データ族・き込みアドレスに従って
画像メモリに書き込むようになっている。

ところで、ＰＤＩによって表わされる基本図形の線の太
さは、物理的な一画素（以下、物理画素と称する）の幅
に固定されている。したがって、ＰＤＩによって図形４
情報を伝送する場合、図形の線が太くなればなるほど、
データ伝送量が多くなシ、伝送時間が長くなるという問
題がある。

このような問題を解決するために、ビデオテックスシス
テムやテレテキストシステムにおいては、論理画素処理
機能という伝送処理機能が考えられる。この論理画素処
理機能は、ＰＤＩとしての図形の線の太さを示す命令も
伝送するととによシ、データ伝送量の低減を図るもので
ある。

具体的には、図形を複数の物理画素から成り、水平方向
の幅及び垂直方向の幅によって規定されるような矩形状
の画素ブロックに分割する。

この画素ブロックは論理画素と云われ、同一色で塗りつ
ぶされるような物理画素の集合となっている。そして、
ＰＤＩの伝送はこの論理画素単位で行われる。この場合
、論理画素の表示領域は、その４つのコーナのいずれか
１つの画像表示領域上の座標値をもって表示位置を示し
、水平方向の幅及び垂直領域の幅をもって領域の大きさ
を示すように表現される。

このような伝送方式によれば、１物理画素の幅によって
線の太さが規定されるような基本図形単位でＰＤＩを伝
送する方式においてみられるような表示領域を示す命令
だけが異なるデータの多くが１つのデータとして送られ
ることになり、データ伝送効率の向上が図られる。

ところで、ビデオテックスシステムやテレテキストシス
テムにおいては、図形情報の他に文字情報の伝送も行わ
れる。この文字情報の伝送では、文字の表示領域を示す
命令、文字の大きさ、種類を示す命令等が送られる。受
信側では、文字の種類を示す命令に基づいて、ＭＰＵが
キャラクタメモリから文字の描画データを読み出し、こ
れを表示領域や大きさを示す命令に基づいて画像メモリ
に書き込み、表示に備えるようになっている。

文字表示にあっては、表示文字に７ラツシングカーソル
を重ねる処理がある。第１１図はｒＡＪという文字にフ
ラッシングカーソル１０を重ねた状態を示す。このフラ
ッシングカーソルの重ね処理も、一般に、ＭＰＵによっ
てなされる。そして、その処理は次のようになる。まず
、ＭＰＵは画像メモリから文字「Ａ」の描画データを読
み出して、一旦、作業用メモリに退避させる。次に、フ
ラッシングカーソル１０の描画データをキャラクタメモ
リから読み出し、これを画像メモリにおける文字ｒＡＪ
の読み出し領域に１−き込み、カーソル１０の表示を行
う。最後に、作業用メモリに退避させていた描画データ
を読み出して画像メモリに書き込み、文字「Ａ」の表示
を行う。

〔背景技術の問題点〕

しかしながら、上記の如く、受信側でのデータ処理をＭ
ＰＴＩのソフトウェアを主体にして行う構成の場合、次
のような問題があった。

すなわち、上述した論理画素処理機能は、データ伝送効
率の向上を図りうるものの、受信側での画像メモリに対
する描画データの書き込み効率に関しては、これを何ら
向上させるものではない。これは、ビデオテックスシス
テムやテレテキストシステムにおける画像処理の性質上
、ＭＰＵは描画データを１ビツト分ずつ画像メモリに書
き込む必要があるからである。

論理画素処理機能は、上述の如く、図形情報の伝送効率
の向上を図るものであるが、これは取りも直さず、図形
情報の伝送開始から表示１での時間、言い換えれば表示
速度の向上を図るうとするものである。したがって、論
理画素処理時にあっては、Ｍｌ）Ｕによる描画データの
書き込み処理は、非常に多忙なものとなる。しかも、フ
ラッシングカーソルを表示するとなると、ＭＰＵは論理
画素処理に伴なう描画データの書き込み処理と並行して
上述したような複雑な過程から成るフラッシングカーソ
ルの重ね処理を行わなければならず、その仕事量が膨大
なものとなって送られてきたデータを処理しきれなくな
る。

このような事態に対処するには、未処理のデータをバッ
ファ回路に蓄積したシ、データ伝送レートを低下させる
ことが考えられるが、これでは、表示速度の向上という
論理画素処理の目的に逆行するものであって、本質的な
解決にはならない。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、フ
ラッシングカーソルの重ね処理上においてみられるよう
な画像メモリのある領域にある描画データを他の領域に
移す処理を、ＭＰＵに何ら負担をかけることなく実行す
ることが可能で、ＭＰＵの仕事量の低減に寄与すること
ができる画像メモリ制御装置を提供することを目的とす
る。

〔発明の概要〕

この発明は、例えばデータ読み出し領域に応じた大きさ
の、メモリ領域のアドレスを１つずつ更新する手段を設
け、この手段の出力に従ってデータ読み出しアドレスや
データ書き込みアドレスを得、上記手段の各アドレス更
新周期に時分割で２つの期間を設定し、前の期間で上記
データ読み出しアドレスを、後の期間で上記データ書き
込みアドレスを画像メモリに与えるように構成したもの
である。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図はこの発明の一実施例の構成を示す回路図である
。

なお、以下の説明では、この発明を、画像表示領域構成
として、第２図に示すように、ＮＡＰＬＰＳの標準的な
構成である水平方向のドツト数が２５６、垂直方向のド
ツト数が２００の画像表示領域（Ａ）をもつシステムに
適用する場合を代表として説明する。ＮＡＰＬＰＳでは
、１ドツト自シの描画データのビット数は４ビツトであ
シ、１６　（２’）色の色選択が可能となっている。

また、以下の説明では、この発明をフラッシングカーソ
ルの重ね処理における描画データの移動に適用した場合
を代表して説明する。

第１図に示す装置は、フラッシングカーソルの重ね処理
を垂直ブランキング期間のような画像非表示期間に限ら
ず、画像表示期間にも実行できるように構成されている
。

また、第１図に示す装置は、フラッシングカーソルの重
ね処理を実行するだめの構成を利用して、上述したよう
な論理画素における描画データの書き込み（以下、論理
画素処理と称する）も行い得るように構成されている。

ここで、フラッシングカーソルの重ね処理を画像表示期
間に実行できるようにするための構成を説明する。

第１図において１１は画像メモリである。この画像メモ
リ１１は２次元メモリであり、各アドレスが第２図に示
す画像表示領域（Ａ）上の各物理画素のｘ−ｙ座標に１
：１に対応する。

画像メモリ１１は４つのＲＡＭ　７　Ｚ　１〜１１４か
ら成る。各ＲＡＭ　１１１〜１１４は４×１６ビツトの
記憶容量をもつ。画像表示領域（Ａ）において、各水平
ライン上に表示される描画データ（Ｄｎ）（０≦ｎ≦２
５５）は、第２図に示すｊ５に４ドツト分ずつ６４のブ
ロック（Ｂｍ）（０≦ｍ≦６３）に分けられ、各ブロッ
ク（Ｂｍ）の４ドツト分の描画データはそれぞれ１ドツ
トずつＲＡＭ１１１〜１１４に格納されている。すなわ
ち、ＲＡＭ　Ｉ　Ｚ　１に格納されている描画データ（
Ｄｎ）のｎは４ｍに相当する。同様に、ＲＡＭ　２１２
〜１１４に格納されている描画データ（Ｄｎ）のｎは、
それぞれ４ｍ＋１　＋　４ｍ＋２＋　４ｍ＋５に相当す
る。

言い換えれば、Ｘ座標値が４１ｃ　（０≦に≦６３）で
表わされる物理画素に表示される描画データは、ＲＡＭ
　１１２において、水平アドレス（ＡＯ〜Ａ、）がＫの
番地に書き込まれる。同様に、Ｘ座標値が４に、＋、１
＋　４　ｋ＋２　＋　４　ｋ　＋３で表わされる物理画
素に表示される描画データはそれぞれＲＡＭ　１１２〜
１１４において、水平アドレス（Ａ、〜Ａ５）がＫの番
地に格納されている。

このようにして描画データが格納された画像メモリ１１
においては、各ブロック（Ｂｍ）の４ドツト分の描画デ
ータの表示期間に次のブロックの４ドツト分の描画デー
タの読み出しがなされる。

以下、これを説明すると、第１図において、１２は表示
用の水平方向のデータ読み出しアドレスを発生するカウ
ンタであシ、１３は同じく垂直方向のデータ読み出しア
ドレスを発生するカウンタである。

カウンタ１２は８段のアッゾカウンタであシ、表示クロ
ック（ｃｐ）をカウントする。このカウンタＩ２は毎水
平走査期間ごとに、第３図に示すように、水平方向の表
示開始タイミング（ＴＨ）よシ４表表示クロック前出力
されるパルス（ＸＳＴ）により、リセットされる。これ
により、詳細は後述するが、画像メモリ１１では、各ブ
ロック（Ｂｍ）の表示期間（Ｔｍ）に、次のブロック（
Ｂｍ＋１）の４１・９ット分の描画データがアドレス指
定を受けることになる。

カウンタ１３は８段のゾリセッタブルダウンカウンタで
ある。このカウンタ１３は、垂直方向の表示開始タイミ
ングで出力されるノ９ルス（ＹＳＴ）　（第２図参照）
に従って、カウント値が“１９９”にプリセットされ、
以後、水平同期パルス（ＨＤ）をカウントすることによ
り、カウント値が°０″′になるまで各水平ラインごと
に１１＃ずつカウントダウンする。カウンタ１３のプリ
セット値が“１９９”に設定されるのは、ＮＡＰＬＰＳ
における表示開始ラインのＸ座標値が“１９９”である
ためである。これにより、カウンタ１３の出力アドレス
と画像表示領域（Ａ）のＸ座標値の一致が図られる。

カウンタ１２，１３の出力アドレスは、データセレクタ
１４を介して画像メモリ１１に与えられる。この場合、
カウンタ１３は全段の出力が与えられるが、カウンタ１
２は上位６段の出力だけが与えられる。これにｉｈ、画
像メモリ１１からは、第３図（ｈ）に示すように、各ブ
ロック（Ｂｍ）の４ドツト分の描画データが１度に読み
出される。このようにして読み出された４ドツト（１６
ビツト）分の並列データは並列／直列変換回路１５１〜
１５４にロードされる。そして、これら並列／直列変換
回路１５１〜１５４から第３図（１）に示すように表示
クロック（ｃｐ）に従って１ドツトを１単位とする直列
データとして出力される。

画像メモリ１１から同時に出力される４ドツト分の描画
データを並列／直列変換回路１５１〜１５４にロードす
るためのロートノ４ルス（ＬＤＰ）　（第３図０）参照
）は、第１図に示すナンド回路１８から出力される。こ
のナンド回路１８は、カウンタ１２の下位２段の出力（
第３図（ｅ）　、　（ｄ）参照）を用いてロード・９ル
ス（ＬＤＰ　）を得る。その結果、ロード・ぐルス（Ｌ
ＤＰ　）は表示クロック（ＣＰ）　４個ごとに出力され
ることになり、その発生タイミングは第３図に示すよう
に、各ブロック（Ｂｍ）の表示期間（’ｒｍ）における
第４個目の表示クロック（ｃｐ）の発生タイミングに一
致する。

以上まとめると、この実施例は、各水平ライン上の２５
６Ｐット分の描画データを連続する４ドツト分ずつ６４
のブロック（Ｂｍ）に分ける。

そして、各ブロック（Ｂｒ１１）の４ドツト分の描画デ
ータの表示期間（Ｔｍ）に、次のブロック（８ｍ＋１）
の４ド、ト分の描画色データを１度に読み出し、その表
示に備えるようにしたものである。

このように、４ドツト分の描画データを画像メモリ１１
から１度に読み出すことにより、表示のために画像メモ
リ１１をアクセスする期間を短縮することができる。そ
の結果、画像表示期間において、画像メモリ１１が表示
のために何らアクセスされない空き時間を得ることがで
きる。この実施例は、この空き時間を利用してフラッシ
ングカーソルの重ね処理やこのフラッシングカーソルの
重ね処理のだめの構成を利用して実行される論理画素処
理を実行するようにしたものである。

具体的には、第３図（ｆ）に示すように、カウンタ１２
の２段目出力（Ｑｌ　）が“１″のとき、データセレク
タ１４は表示用のデータ読み出しアドレス（ＲＡ　）を
選択し、′″０″のとき、フラッシングカーソルの重ね
処理や論理画素処理のためのアドレス（ＡＡ　）を選択
するようにしたものである。その結果、表示のだめのデ
ータ読み出しは、各ブロック（Ｂｒｒｌ）の表示期間（
Ｔｍ）の後半に行われ、フラッシングカーソルの重ね処
理や論理画素処理は同前半に行われる。

なお、第３図（ｅ）はカウンタ１２の３段目出力（Ｑ２
　）を示し、その反転間隔が各ブロック（Ｂｍ）の表示
期間（Ｔｍ）に一致する。

フラッシングカーソルの重ね処理や論理画素処理のだめ
のアドレス（ＡＡ　）は詳細を後述するカウンタ３４．
３５側から与えられる。

次にフラッシングカーソルの重ね処理を説明するが、こ
のフラッシングカーソルの重ね処理をわかシやすくする
ために、まず、フラッシングカーソルの重ね処理のだめ
の構成を利用して実行される論理画素処理を説明する。

論理画素に対応したメモリ番地に書き込まれる描画デー
タは、図示しないＭＰＵ　（基本ビット数は１６ビツト
となっている）からデータバス（ＤＢ　）上に出力され
、ラッチパルス（Ｌｌ　）のタイミングでラッチ回路１
９にラッチされる。

このラッチデータは、詳細に後述するが、論理画素処理
時にあっては、データセレクタ２０を介してスリーステ
ートバッファ回路２１〜２４に与えられる。これらスリ
ーステートバッファ回路２１〜２４はそれぞれＲＡＭ　
１１１〜１１４に対応する。これらスリーステートバッ
ファ回路２１〜２４には、対応するＲＡＭ　Ｚ　７１〜
１１４のデータ書き込み許可パルス（■Ｐｉ）〜（剋ｐ
　４．）が与えられる。スリーステートバッファ回路２
１〜２４は通常はハイインピーダンスであるが、対応す
るＲＡＭ　１１１〜１１４のデータ書き込み許可パルス
（■ｐ１）〜（ＷＥＰ４　）が与えられると、ローイン
ピーダンスになり、ラッチ回路１９のラッチデータを対
応するＲＡＭ　Ｉ　Ｊ　１〜１１４に与える。これによ
セ、データ書き込み許可ｉ４ルス（ＷＥＰ、　）　〜（
ＷＥＰ、　）が与えられるＲＡＭ　１１１〜１１４に描
画データが書き込まれることになる。

ここで、データ書き込み許可パルス（ＷＥＰＩ　）〜（
靜ｐ４　）の発生動作を説明する。

Ｄフリップフロラプ回路２５はデータ入力端子に常時、
“１”が入力され、クロック端子に、第４図（ｂ）に示
すノ々ルス（Ｌ４　）が与えられる。

このＤフリップフロラプ回路２５のＱ出力（Ｐｌ　）は
第４図（ｃ）に示すように、パルス（Ｌ４　）の立ち上
がシのタイミングで立ち上がる。とのＱ出力（Ｐｌ　）
はＤフリッゾフロッゾ回路２６のデータ入力端子に与え
られる。このＤフリップフロップ回路２６のクロック入
力端子には、カウンタ１２の２段目出力（Ｑｌ　）（第
４図（、）参照）をインバータ回路２７に通したノ４ル
ス（Ｐ２’）（第４図（ｄ）参照）が与えられる。した
がって、Ｄフリップフロラプ回路２６のＱ出力（Ｐ３　
）は、Ｑ出力（ＰＩ）が立ち上がって最初のパルス（Ｐ
２　）の立ち上がシで“１″′になる（第４図（、）参
照）。このＱ出力（Ｐ３　）が“１″になると、アンド
回路２８がグートラ開き、・クルス（Ｐ２）を通して・
ぐルス（ＡＴ　）を得る（第４図（ｆ）参照）。

ココテ、・ぞルス（Ｌ４）は論理画素処理を指示するパ
ルスであり、表示のだめのデータ読み出しタイミングに
は同期していないｌ？ルスである。Ｄフリップフロップ
回路２５．２６はノ臂ルス（Ｌ４　）をカウンタ１２の
２段目出力（Ｑｌ）に同期させることによシ、論理画素
処理の開始タイミングを上記データ読み出しタイミング
に同期させる役目を果す。

論理画素処理時にあっては、詳細は後述するが、アンド
回路２９はダートを開いておシ、ノクルス（ＡＴ　）は
アンド回路２９を通ってそのままパルス（ＷＴ）（第４
図（ｊ）参照）となる。このｉ４ルス（荀）が論理画素
処理におけるｒ−夕書き込ミノヤルス（ＷＰ）やデータ
書き込みアドレスの発生基準となる。この・ぐルス（Ｗ
Ｔ）はアンド回路３０に与えられる。Ｄフリップフロッ
プ回路３１は表示クロック（ｃｐ　）をインバータ回路
３２で反転した・９ルスによシ、カウンタ１２の１段目
出力（Ｑｏ）を表示クロック（ｃｐ　）の半りロック分
遅らせ、アンド回路３０に与える。したがって、アンド
回路３０からは、第４図（ｋ）に示すように、パルス（
ＷＴ）の立ち下がシに立ち下がシが同期し、表示クロッ
ク（ｃｐ　）の半りロック分のノ母ルス幅をもつデータ
書き込みパルス（ＷＰ）が得られる。

このデータ書き込みノヤルス（ＷＰ）は、詳細ヲ後述す
る水平方向のデータ書き込みアドレスを発生するカウン
タ５９の下位２段の出力に従ってデータデコーダ３３に
よってデータ書き込み許可パルス（ＷＥＰｌ）　〜（Ｗ
Ｐ、　）として振多分けられ、ＲＡＭ　１１１〜１１４
に選択的に与えられる。

ここで、パルス（ＷＴ）は、第４図（ａ）　、　（ｊ）
から明らかな如く、カウンタ１２０２段目出力（Ｑｔ　
）を反転したものである。したがって、この・母ルス（
ＷＴ）に同期してこのパルス（ＷＴ）と同数得られるデ
ータ書き込みパルス（ＷＰ）による描画データの書き込
みは、各ブロック（Ｂｍ）の表示期間（’ｒｍ）に１個
だけなされる。しかも、その書き込みはデータセレクタ
１４がカウンタ３４゜３５側のアドレス（ＡＡ　）を選
択するときに行われる。

ここで、データ書き込みアドレスの発生を説明する。

第１図において、３４は論理画素処理時、水平方向のデ
ータ書き込みアドレスを発生するカウンタであり、３５
は同じく垂直方向のデータ書き込みアドレスを発生する
カウンタである。

これらカウンタ３４，３５は８段のプリセッタプルアッ
ゾダウンカウンタである。これら、カラ／り３４．３５
から出力されるデータ書き込みアドレスは先の第３図（
ｆ）に示すように、カウンタ１２の２段目出力（Ｑｌ　
）が“０″の期間（パルス（ＷＴ）の期間）に、データ
セレクタ１４を介して画像メモリ１１に与えられる。

この場合、カウンタ３４の出力は、その上位６段の出力
だけが画像メモリ１１に与えられ、下位２段の出力は前
述の如く、データデコーダ３４に与えられ、データ書き
込み／４’ルス（ＷＰ）をデータ書き込み許可ノ臂ルス
（ｗｇｐｌ）〜（■Ｐ２）に振多分けることに使われる
。また、カウンタ３５の出力は詳細を後述するデータセ
レクタ５８及び加算器６０を介して画像メモリ１１に与
えられるが、論理画素処理時にあっては、このデータセ
レクタ５８及び加算器６０ぼカウンタ３５の出力をその
まま通すものである。

ここで、カウンタ３４．３５から発生されるデータ書き
込みアドレスの更新形態説明する。

今、第５図に示すような論理画素（Ｓ）を考える。この
論理画素（Ｓ）はその左下端のコーナの座標値（Ｘ（１
＊　Ｙｏ　）を表示位置を示すデータとして与えられる
ような論理画素である。表示位置を示すデータをこのよ
うに選定した場合、論理画素（Ｓ）は座標値（Ｘｏ＋　
Ｙｏ　）を原点とするＸ−Ｙ座標上で第４象限にあるこ
とになり、その水平方向の幅（ｄＸ）及び垂直方向の幅
（ｄＹ）は正の値を示す。

第５図において、論理画素（Ｓ）中に示す矢印は、デー
タ書き込みアドレスの更新方向を示す。図示の如く、デ
ータ書き込みアドレスは、座標値（ＸＱ　ｌ　ｙｏ　）
を始点として、水平方向の幅（ｄＸ　）分のアドレスを
１回更新すると、垂直方向のアドレスを１つ更新するこ
とを繰り返す。

この場合、垂直方向のアドレス更新点では、水平方向の
アドレスは、以前のアドレス更新期間における最終アド
レスから更新を開始するようになっている。その結果、
データ書き込みアドレスは水平方向に向って平行に、か
つ垂直方向に向ってジグザク状に進むように更新される
。

この場合、カウンタ３４は初めはアップ動作をし、後は
、水平方向の幅（ｄＸ）分のアドレスを１回更新するた
びにアップ動作とダウン動作を切多換える。また、カウ
ンタ３５は常時アップ動作を行う。

ここで、上述したようなアドレス更新形態を得るための
カウンタ３４，３５の制御を説明する。

ＭＰＵは上記座標値（Ｘ６　＋　Ｙｏ　　）を示すデー
タをデータバス（ＤＢ　）を出力する。このうちＸ座標
値（Ｘｏ）を示すデータはカウンタ３４に、Ｙ座標値（
Ｙｏ）を示すデータはカウンタ３５ニ上記ハルス（Ｌ４
　）をロートハルストシテロードされる。また、ＭＰＵ
は上記論理画素（Ｓ）の水平方向の幅（ｄＸ　）及び符
号（ｐｘ　）　、垂直方向の幅（ａＹ　）及び符号（ｐ
ｘ　）を示すデータをデータバス（ＤＢ　）上に出力す
る。この場合、幅を示すデータは実際はｄＸ−１、ｄＹ
−１のデータである。以下、これらｄＸ−１、ｄＹ−１
をｄｘ　ｒ　ａ７と記す。これら（ＰＸ、　ｄｘ　）、
　（ＰＹ、ｄｙ　）なるデータはそれぞれ、ノ母ルス（
Ｌａ　）　、　（Ｌ２　）ノタイミングでラッチ回路３
６．３７にラッチされる。ここで、（ＰＸ、ｄｘ）　、
　（ＰＹ、ｄｙ　）なるデータは９ビツト構成であシ、
その下位８ビツトには、ｄｘ　＋　ｄｙを示すデータが
設定され、最上位ビットには、符号ＰＸ　、　ＰＹを示
すデータが設定される。とこで、符号とは、上述の如く
、論理画素（Ｓ）がその表示位置を示す座標値を原点と
するＸ−Ｙ座標系で第１〜第４象限のどの象限にあるか
を示すものである。第５図の例では、論理画素（Ｓ）が
第１象限にあるから、（ｄＸ）。

（ｄＹ　）は正である。したがって、ラッチ回路３６．
３７の符号ビットには正の符号を示すデータがセットさ
れる。第１図の回路では、正の符号を示すデータとして
は“Ｏ″、負の符号を示すデータとしては１１”が使わ
れる。

これで、カウンタ３４．３５には、論理画素（Ｓ）の表
示領域の位置を示すデータがセットされ、ラッチ回路３
６．３７には、論理画素（Ｓ）の表示領域の大きさく符
号も含む）を示すデータがセットされたことになる。

なお、ラッチ回路３６．３７に対する （　ＰＸ、　ｄｘ　）、（ＰＹ、ｄｙ　）なるデータの
セットや先のラッチ回路１９に対する描画データのセッ
トは、ＰＤ■図形図形表示行う必要はなく、論理画素の
ＰＤＩを受信したときに行えばよい。このようにすれば
、カウンタ３４．３５に座標値Ｘｏ。

ｙｏがセットされると、後は自動的にデータ書き込みア
ドレスが更新され、このアドレスに従って描画データの
書き込みがなされるので、ＭＰＵは新たに送られてきた
論理画素のＰＤＩの解続に直ちにとシかかることができ
る。

カウンタ３４は座標値（ｙｏ）がセットされると、上記
データ書き込みパルス（ＷＰ）の発生及びデータ書き込
みアドレス（ＡＡ　）の更新の基準となる・々ルス（Ｗ
Ｔ）（第４図（ｊ）参照）をカウント用クロックとして
、先の第５図に示すように、水平方向の幅分のアドレス
をアップダウン動作によシ、繰シ返し更新する。

このアップダウン動作のために、パルス（ｗ’ｒ　）は
、データデコーダ３８によって、カウンタ３４のアップ
端子（ＵＣＫ　）とダウン端子（ＤＣＫ）に振シ分けら
れる。この振シ分けの制御は次のようにしてなされる。

データデコーダ３８は、ラッチ回路３６の符号ビット（
Ｑｓ）のデータが“０”の場合、アドレス更新の開始時
にあってハノ＃　／ｌ／ス（ＷＴ）をカウンタ３４のア
ップ端子（ＵＣＫ　）に与える。これにより、カウンタ
３４の出力は第４図（４に示す如く、パルス（ＷＴ）の
立ち下がシのタイミングで（ＸＯ）から１ずつアップし
ていく。なお、第４図にはｄＸ＝３の場合を代表として
示す。

・ｆルス（ＷＴ）は、また、カウンタ３９に与えられる
。このカウンタ３９はパルス（’ｗ’ｒ　）　ヲカウン
ト用クロックとする８段のアップカウンタである。そし
て、第４図（ｂ）に示す・ぐルス（Ｌ４）をインバータ
回路４０．オア回路４１に通した・臂ルスによってリセ
ットされた後、第４図（ｎ）に示す如く、・９ルス（Ｗ
Ｔ）の立ち下がりのタイミングで１ずつカウントアツプ
する。

一致検出回路４２はカウンタ３９のカウント出力が、ラ
ッチ回路３６の下位８ビツトのデータに一致すると、第
４図（ｐ）に示す一致ｉ４ルス（Ｐ４　）を出力する。

このパルス（Ｐ４　）と上記パルス（ＷＴ）をアンド回
路４３に通すことによシ、第４図（ｑ）に示すパルス（
Ｐｓ　）が得られる。このパルス（Ｐｇ）はＤフリップ
フロップ回路４４によって表示クロック（ｃｐ　）の半
りロック分シフトされ、・母ルス（Ｐｓ　）（第４図（
ｒ）参照）が得られる。このパルス（Ｐｓ　）とパルス
（Ｐｓ　）をインバータ回路４５に通したパルス（Ｐ？
）（第４図（１）参照）とをナンド回路４６に通すこと
により、第４図（１）に示すパルス（Ｐｓ）が得られる
。このノｆルス（Ｐ、）の立ち下がりのタイミングでカ
ウンタ３９がリセットされるから、一致ノ９ルス（Ｐ４
　）も立ち下がる。

パルス（Ｐｓ　）はカウンタ４７に与えられる。

このカウンタ４７はパルス（Ｐｓ）をカウント用クロッ
クとする８段のカウンタである。そして、上記・母ルス
（Ｌ４）をインバータ回路４０、オア回路４８に通した
ノ９ルスによってカウンタ４７と同じようにリセットさ
れた後、パルス（Ｐｓ　）の立ち下がシのタイミングで
１ずつカウントアツプする。

このように動作するカウンタ４７の最下位ビットのデー
タは、上記ラッチ回路３６の符号ビットのデータととも
に、データデコーダ３８によってノ４ルス（ＷＴ）をカ
ウンタ３４のアップ端子（ＵＣＫ　）とダウン端子（Ｄ
ＣＫ　）に振シ分けるだめの制御に使われる。すなわち
、カウンタ４７の最下位ビットのデータとラッチ回路３
６の符号ビットのデータはエクスクル−シブオア回路４
９に与えられる。アドレス更新の初期にあっては、カウ
ンタ４７の最下位ビットの出力は１０”であるから、エ
クスクル−シブオア回路４９の出力は、ラッチ回路３６
の符号ビットのデータによって決定される。今の場合、
この符号ビットのデータが“Ｏ”であるから、エクスク
ル−シブオア回路４９の出力は“０＃である。データデ
コーダ３８はエクスシル−シブオア回路４９の出力が“
０”のとき、パルス（ＷＴ）をカウンタ３４のアップ端
子（ＵＣＫ　）に与える。カウンタ３４が水平方向の幅
（ｄＸ　）分のアドレスを更新し、ナンド回路４６から
パルス（Ｐｓ）が得られると、カウンタ４７の最下位ビ
ットの出力が“０”から“１＃に切シ換わる。これによ
り、エクスクル−シブオア回路４９の出力も１０”から
１１”に切シ換わる。データデコーダ３８は、エクスク
ル−シブオア回路４９の出力が１１＃のときは、ノ９ル
ス（ＷＴ）をカウンタ３４のダウン端子（ＤＣＫ　）に
与える。これによ）、カウンタ３４は今度、ダウン動作
を行う。以下、ナンド回路４６からノ４ルス（Ｐｇ）が
出力されるたびに、カウンタ４７の最下位ビットの出力
が反転するから、エクスクル−シブオア回路４９の出力
が反転し、カウンタ３４のカウント方向が切シ換えられ
る。

なお、カウンタ３４のカウント方向を切シ換えた後のア
ドレスの更新は、切シ換え前の最終アドレスからなされ
ることは、先の第５図の説明で述べた通シであるが、こ
れは次のようにしてなされる。

すなわち、一致検出回路４２から出力される一致パルス
（Ｐ４）はインバータ回路５０で反転され、アンド回路
５１のダートを閉じる。これによシ、カウンタ３４のカ
ウント方向の切り換え点では、カウンタ３４に対するパ
ルス（ＷＴ）の供給が阻止され、カウンタ３４の出力の
変更が禁止される。これによ）、カウンタ３４は水平方
向の幅（ａＸ　）分のアドレスを１回更新するたびに、
その最終アドレスから次の更新を開始する。カウンタ３
４のアップ端子（ＵＣＫ　）に対するパルス（ＷＴ）の
入力状態を第４図（ｕ）に、また、ダウン端子（ＤＣＫ
　）に対する入力状態を第４図（ｖ）に示す。

次に、カウンタ３５の制御を説明する。

カウンタ３４が水平方向の幅（ｄＸ　）分のアドレスを
１回更新するたびに、ナンド回路４６から出力されるノ
４ルス（Ｐ、）はデータデコーダ５２によってカウンタ
３５のアップ端子（ＵＣＫ）とダウン端子（ＤＣＫ　）
に振シ分けられる。すなわち、データデコーダ５２は、
ラッチ回路３７にラッチされている符号ピッ）（Ｑｇ）
が″０″データのときは、ノぐルス（Ｐｇ）をカウンタ
３５のアップ端子（ＵＣＫ　）に与え、とのカウンタ３
５をアップ動作させる。逆に、符号ビット（Ｑｓ）が“
１”データのときは、パルス（Ｐｇ）をカウンタ３５の
ダウン端子（ＤＣＫ　）に与え、このカウンタ３５をダ
ウン動作させる。

今の場合、ラッチ回路３７の符号ビットが０”であるか
ら、カウンタ３５は第４図（ハ）に示すように、（Ｙｏ
）から１ずつカウントアツプする。なお、第４図には、
ｄＹ＝３の場合を代表として示す。

ここで、論理画素処理の終了タイミングを得るため動作
を説明する。

上記カウンタ４７は、上述の如＜　、ｉ４ルス（Ｐ８　
）の立ち下が杉のタイミングで、第４図（ｏ）に示す如
く、′０”から１ずつカウントアツプするものである。

この動作において、一致検出回路５３は、カウンタ４７
のカウント出力がラッチ回路３７のラッチデータの下位
８ビツトのデータに一致すると、第４図（→に示す如く
、一致・ぐルス（Ｐｓ　）を出力する。アンド回路５４
は、このノｆルス（Ｐｓ　）とアンド回路４３から出力
される・ぐルス（Ｐｓ　）の論理積を取り、パルス（Ｐ
ｌｏ）（第４図（、）参照）を得る。Ｄフリップフロッ
プ回路５５、インバータ回路５６、ナンド回路５２は、
先のＤフリ、デフ０２１回路４４、インバータ回路４５
、ナンド回路４６が、・（ルス（Ｐｓ　）と表示クロッ
ク（ｃｐ）とからパルス（Ｐｓ）の立ち下がシタイミン
グで立ち下がるパルス（Ｐｌ　）を得たと同じようにし
て、・マルス（Ｐｌｏ）と表示クロック（ｃｐ　）を用
いて、ノヤルス（Ｐｌｏ）の立ち下がりタイミングで立
ち下がシ、表示クロック（ｃｐ　）の半りロック分のパ
ルス幅をもつノＪ？ルス（Ｐｔｓ）（第４図（ｚ２）参
照）を得る。Ｄフリップフロッゾ回路ｓ　ｓ　、イア／
（−ｐ回路ｓ　ｅの出力）ぐルス（ｐ＊ｔ）。

（Ｐｌｚ）をそれぞれ第４図（ｙ）、（ｚｔ）に示す。

パルス（Ｐｌｚ）の立ち下がシのタイミングでＤフリッ
プフロップ回路２５，２６、カウンタ３９．４７がリセ
ットされる。これによシ、パルス（ＡＴ　）の発生が停
止される。その結果、パルス（ＷＴ）が出なくなシ、デ
ータ書き込みパルス（ＷＰ）の発生及びデータ書き込み
アドレスの更新が停止され、データ書き込みが終了する
。

ｉ４ルス（Ｐｓ）は水平方向のアドレスが全て更新され
たとき出力されるパルスでアシ、パルス（Ｐｓ　）は垂
直方向のアドレスが全て更新されたときに出力されるｉ
４ルスである。したがって、このパルス（Ｐｓ　）　＝
　（Ｐｓ　）の論理積を取シ、この論理積出力からデー
タ書き込み終了タイミングを示すノ４ルス（Ｐｔｓ）を
得ているということは、論理画素（Ｓ）の全てのアドレ
スが更新されたとき、データ書き込み動作を終了させて
いるに他ならない。

第６図は表示用データ読み出し処理と論理画束処理との
関係を示すタイミングチャートである。第６図（ｂ）　
Ｐ　（ｅ）はそれぞれカウンタ１２の出力を示し、第６
図（ｊ）はＲＡＭ　２１１〜１１４の入出力データを示
し、第６図（ｋ）は並列／直列変換器１５１〜１５４の
出力を示す。また、（ＷＤ）は論理画素処理時に、ＲＡ
Ｍ　１１１〜１１４に書き込まれる描画データである。

但し、この描画データは実際は、データ書き込み許可パ
ルスが与えられるＲＡＭにのみ与えられ、書き込まれる
ものである。また、（Ｄｎ　）〜（Ｄｎ＋３）は論理画
素処理モード以外のときに、ＲＡＭ　１１１〜１１４か
ら出力されるデータで、カウンタ３４゜３５の出力状態
によって決まり、特定されない（第３図も同じ）。

図示の如く、論理画素処理は各表示期間（Ｔｍ）の前半
で行われ、表示用データ読み出し処理は後半で行われる
。

次にこの発明の特徴とすデータ移動処理をフラッシング
カーソルの重ね処理を用いて説明する。

画像メモリ１１は第７図に示すように、水平アドレスが
Ｏ〜２５５、垂直アドレスが０〜２５５のメモリ領域を
有する。このうち、垂直アドレスでＯ〜１９９によって
規定されるメモリ領域（ＭＡ　）は先の第２図に示す画
像表示領域（→に対応し、垂直アドレスで２００〜２５
５によって規定されるメモリ領域（Ｍｌ）は画像非表示
領域に対応する。

今、メモリ領域（Ｖｈ　）　（画像表示領域（４）上で
は、表示位置（Ｘｏ　＋ＹＯ）、水平方向の幅（ｄＸ）
。

垂直方向の幅（ｄｙ）で表わされるものとする）に描画
データがある文字にフラッシングカーソルを重ねるもの
として説明する。この実施例では、フラッシングカーソ
ルの重ね処理における文字の描画データの退避は、これ
を画像非表示領域に対応するメモリ領域（ＭＢ）上の領
域（ＶＢ）に移動させることによシ行われる。このメモ
リ領域（Ｖ、）の水平アドレスはメモリ領域（ｖＡ）の
水平アドレスと同じでアシ、垂直アドレスは、領域（Ｖ
Ａ）において、Ｙ座標値（Ｙｏ）に相当するアドレスに
対応するアドレスが２００になるように設定される。

フラッシングカーソルの重ね処理は次の５つの処理に大
別される。

■　メモリ領域（ＶＡ）の描画データを読み出す処理 ■　ので読み出された描画データをメモリ領域（Ｖ＋＋
）に書き込む処理 ■　■、■の処理が終了した後にメモリ領域（ＶＢ）に
フラッシングカーソルの描画データを書き込む処理 ■　■の処理が終了した後に、メモリ領域（ＶＢ、ｙ）
描画データを読み出す処理■　■で読み出された描画デ
ータをメモリ領域（ＶＡ）に書き込む処理 ■、■の処理は描画データの退避処理である。

また、■、■の処理あるいは■、■の処理がこの発明が
着目しているデータ移動処理に対応する。

■の処理は先の論理画素処理と全く同じようにしてなさ
れる。但し、この場合、ラッチ回路１９にセットする描
画データをＭＰＵはキャラクタメモリから得る。

■、■、■、■の処理は論理画素処理とは異なる。すな
わち、これらの処理でアクセスされる描画データはＭＰ
Ｈによってラッチ回路１９にセットされたデータではな
く、画像メモリ１ノに格納されているデータである。但
し、これらの処理においても、データ読み出しアドレス
及びデータ書き込みアドレス、それにデータ書き込みパ
ルスの発生動作は論理画素処理におけるデータ書き込み
アドレスやデータ書き込みノｆルスの発生動作と基本的
には同じである。すなわち、データ書き込みアドレスや
データ読み出しアドレスはカウンタ３４．３５の出力ア
ドレスを基に作られるし、データ省き込みパルスはアン
ド回路３０から得られるようになっている。

このアドレスやノ４ルスの発生動作で異なる点は、アド
レスの更新周期やノ９ルスの発生周期が論理画素処理時
の２倍に設定されていることである。

これは、この実施例では、■と■の処理あるいは■と■
の処理を並行して行うようにしているためである。すな
わち、アドレス更新周期やパルス発生周期を論理画素処
理時の２倍に設定することにより、第３図からも明らか
なように、カウンタ３４．３５の各アドレス更新周期に
おいて、データセレクタ１４がカウンタ３４゜３５側の
アドレス（ＡＡ　）を２回選択することになる。

したがって、アドレス（ＡＡ　）の前の選択期間ではカ
ウンタ３４，３５の出力アドレスに従ってデータ読み出
しアドレスを作り、後の選択期間ではカウンタ３４，３
５の出力アドレスに従ってデータ書き込みアドレスを作
れば、■と■あるいは■と■におけるデータ読み出し処
理とデータ書き込み処理を並行して行うことができる。

この場合、各アドレス更新周期における描画データのア
クセスドツト数は１ドツトである。

ここで、カウンタ３４は第７図に示すメモリ領域（ＶＡ
　）　、（Ｖｎ　）の水平アドレスを出力する。一方、
カウンタ３５はメモリ領域（７人）における垂直アドレ
スを発生する。したがって、■や■の処理にあっては、
カウンタ３４　、３５の出力アドレスをそのままデータ
読み出しアドレスやデータ書き込みアドレスとして使う
ことができる。また、カウンタ３４の出力アドレスは、
■や■の処理における水平方向のデータ書き込みアドレ
スやデータ読み出しアト０レスとしても用いることがで
きる。

■や■の処理における垂直方向のデータ書き込みアドレ
スやデータ読み出しアドレスは、データセレクタ５Ｂ、
５９、加算器６０．セレクタ７２によって作られる。こ
れらの回路５８〜６０．７２は上記■や■の処理におけ
るデータ書き込みアドレスやデータ読み出しアドレスを
基本的には、カウンタ３５の出力アドレスに従って作る
ものであるが、この場合、この出力アドレスを直接利用
するのではなく、そのアドレス更新形態を利用するよう
になっている。すなわち、データセレクタ５８は■や■
の処理時にあっては、カウンタ３５の出力アドレスをＩ
Ｉ　止し、代υに、１０進で２００なる値を示す８ビツ
トの２進データを加算器６０に被加算数として与える。

また、データセレクタ５９は、■や■の処理時にあって
は、上記カウンタ４７の下′　位６ビツトの出力を加算
器６０に加算数として与える。カウンタ４７のカウント
値の更新形態は先の説明からも明らかな如く、カウンタ
３５のアドレス更新形態と同じである。したがって、加
算器６０からは、カウンタ３５によるメモリ領域（ＶＡ
）の垂直アドレスの更新に同期して２００を初期値とす
るメモリ領域（Ｖｌ）の垂直アドレスが発生される。

データ書き込みパルス（ＷＰ）の発生動作やカウンタ３
４．３５のアドレス発生動作は、それらの周期が論理画
素処理時の２倍であることを除けば論理画素処理時と同
じであることは前述した通シであるが、その動作は第８
図（＆）〜（ｚ２）に示される。この場合、第８図（ａ
）〜（ｚ２）に示す信号はそれぞれ第４図（、）〜（ｚ
２）に示す信号と同じ内容の信号であるので、その説明
は省略する。

ここで、■〜■の処理を第１図に従ってさらに詳細に説
明する。

まず、■、■、■、■の処理と■の処理及び論理画素処
理とで、データ書き込み・ぐルス（ＷＰ）の発生周期や
カウンタ３４、．９５のアドレス更新周期を変更する動
作を説明する。

これは、■、■、■、■の処理と■の処理及び論理画素
処理とで、データ書き込みパルス（ＷＰ）の発生やカウ
ンタ３４，３５のアドレス発生の基準となるノ４ルス（
ＷＴ）の発生頻度を変更することによシ達成される。つ
まル、■、■。

■、■の処理においては、ノクルス（ＷＴ）の発生頻度
を第８図（ｊ）に示すように■の処理や論理画素処理に
おけるそれのＡに設定するわけである。

これは、う、子回路６１にラッチされるモード識別デー
タに従ってなされる。このモード識別データは■〜■の
処理モード、それに論理画素処理モードを識別するため
の２ピツ）（Ｑｏ＝Ｑｓ　）のデータであ如、その内容
は次の表１のようになっている。

表　　１ なお、このモード識別データはＭＰＵによってデータバ
ス（ＤＢ　）上に出力され、・リレス（Ｌｓ）のタイミ
ングでラッチ回路６１にラッチされる。

■、■、■、■の処理モードでは、モード識別データの
１ビツト目（Ｑｏ）のデータが第８図（１）に示すよう
に１”である。したがって、この１ビツト目（Ｑｏ）の
データが与えられるナンド回路６２の出力は、Ｄフリツ
ゾフロツプ回路６３のＱ出力によって決定される。Ｄフ
リップフロ２１回路６３はその百出力をデータ入力とし
、パルス（ＡＴ　）をインバータ回路６４で反転した・
ぐルス（ＰＩ３）（第８図（ｇ）参照）をクロック入力
とするので、そのＱ出力は、パルス（ＡＴ　）の立ち下
がシのタイミングで繰シ返し反転される。このＱ出力が
ナンド回路６２で反転され、第８図（ｈ）に示すような
Ａ？ルス（Ｐｌｓ）となり、アンド回路２９のダートの
開閉を制御する。したがって、ノヤルス（ＡＴ　）のパ
ルス列はアンド回路２９によって奇数番目のパルスが除
去され、偶数番目のパルスだけがパルス（ＷＴ）として
出力されることになる。

これに対し、論理画素処理モードや■の処理モードでは
、モード識別データの１ビツト目（ＱＯ）が第４図（ｉ
）に示す如く、常に“０”なので、ナンド回路６２の出
力は常に”１＃となる。

したがって、パルス（ＷＴ）としてはノヤルス（ＡＴ）
がそのまま得られる。

このように、■、■、■、■の処理モードと■の処理モ
ード及び論理画素処理モードとで、アドレス更新周期や
・母ルス発生周期を変更することは、ラッチ回路６１に
セットされるモード識別データに従ってなされるもので
ある。ここテ、パルス（ＡＴ　）はカウンタ１２の２段
目出力（Ｑｌ　）を反転したものである。したがって、
■、■、■、■の処理モードにおいて、このパルス（Ａ
Ｔ　）のパルス列の中の偶数番目のパルスとして与えら
れるパルス（ＷＴ）の発生タイミングは、第８図の（ｊ
）　、　（Ｚ４）の関係で示されるように、カウンタ３
４．３５の各アドレス更新周期（更新点をＰで示す）に
おいて、データセレクタ１４がカウンタ３４．３５側の
アドレス（ＡＡ）を選択する２つの期間（Ｉｌ　）−（
Ｉｚ　）の後の期間（Ｉ２　）に対応する。そして、デ
ータ書き込み・ぐルス（ＷＰ）は上記パルス（ＷＴ）に
従って生成されるから、■や■のデータ書き込み処理は
、詳細を後述するがこの期間（Ｉ２）によってなされる
。

次に、データセレクタ５８．５９の動作を説明する。デ
ータセレクタ５８はそのＳ２人力に応じて出力内容を次
の表２のように切シ換える。

表　　２ このように、データセレクタは８２人力が１”のとき、
１０進で２００なる８ビツトのデータを加算器６０に与
え、”０”のときはカウンタ３５の出力アドレスを加算
器６θに与える。

一方データセレクタ５９はその８２人力に応じてその出
力内容を次の表３のように切シ換える。

表　　３ このようにデータセレクタ５９は８２人力が１１”のと
きはカウンタ４７の下位６段のカウント出力を加算器６
０に与え　１１□”のときはオール１０”の６ビツトの
データを加算器６０に与える。

データセレクタ５８．５９の８２人力はそれぞれ共通で
ある。したがって、加算器６θはデータセレクタ５８，
５９の８２人力が１１＃のとき、メモリ領域（ＶＢ）の
垂直アドレスを発生し、０＃のとき、カウンタ３５の出
力つまレメモリ領域（ＶＡ）の垂直アドレスを発生する
。

データセレクタ５８．５９のＳ２人力はアンド回路６５
の出力と、アンド回路７１出力とをセレクタ７２で択一
的に選択した出力である。

ここで、アンド回路６５はモード識別データの１ビツト
目（Ｑｏ）のデータが“０１のとき（表１から論理画素
処理モードと■の処理モードのとき）、ダートを閉じる
が、”１″のとき（■。

■、■、■の処理モードのとき）は、Ｄフリッゾ７０ツ
ブ回路６３の回出力（第８図（ｈ）に示すパルス（Ｐｌ
ｓ）と同じ）が”１”の場合だけ、ダートを開いて、パ
ルス（ＡＴ　）を通す。したがって、■、■、■、■の
処理モードのとき、アンド回路６５からは、ノ母ルス（
ＡＴ　）のノクルス列の中の奇数縞目のパルスが得られ
る。このパルスは第８図（Ｉ３　）にノｊルス（Ｐｌａ
）として示されるが、これは第８図（Ｉ４　）と比較す
れば明らかな如く、２つの期間（Ｉｆ　　）＄（Ｉ２　
　）のうちの前の期間（Ｉ１　）のタイミングで発生す
るものである。

一方、アンド回路７１はモード識別データの１ビツト目
（Ｑｏ）のデータが“１″のとき、Ｄフリップフロッゾ
回路６３のＱ出力が“１＃の場合にダートを開いてノｆ
ルス（ＡＴ　）を通す。したがって、■、■、■、■の
処理モードのとき、アンド回路２ノからはパルス（ＡＴ
　）のパルス列の中の偶数番目のパルスが得られる。と
のノ９ルスは第８図（Ｉ５　）に・ぐルス（ＰＩ３）と
して示され、後の期間（工２　）のタイミングで発生す
る。

上記パルス（Ｐｚａ）、（Ｐｌｙ）をセレクタ７２は、
モード識別データの２ピツ）目（Ｑｔ）のデータで択一
的に選択して、データセレクタ５８．５９の８２人力と
する。即ち、２ビツト目（Ｑｌ　）のデータが１１＃の
ときはパルス（Ｐｌａ）を、“０”のときはパルス（Ｐ
Ｉ３）を出力する。

■と■の処理あるいは■と■の処理のようなデータ移動
処理はデータ読み出し→データ書き込みの順序で行われ
る。したがって、■と■のようなデータ読み出し処理は
期間（■！　）に実行され、■と■のようなデータ書き
込み処理は期間（工２）に行われることになる。また、
■や■の処理では、メモリ領域（ＶＡ　）のアドレスを
それぞれデータ読み出しアドレスやデータ書き込みアド
レスとして発生することになる。同様に、■や■の処理
では、メモリ領域（ＶＩＩ）のアドレスをそれぞれ書き
込みや読み出しのアドレスとして発生することになる。

ここで、■と■の処理モードでは表１に示す如＜、モー
ド識別データの２ビツト目（Ｑｔ　　）のデータが１０
＃であるから、セレクタ７２からはパルス（Ｐｌｙ）が
８２として出力される。そして、との■の処理が行われ
る期間（１１）ではパルス（Ｐｌｙ）が発生しないから
、データセレクタ５８．５９の８２人力が＠０＃となる
。したがって、との■の処理が行われる期間（Ｉｒ）で
は、表２，３から明らかな如く、加算器６゜の出力がカ
ウンタ３５の出力となシ、目的のメモリ領域（ＶＡ）の
アドレスが得られる。

また、■の処理が行われる期間（Ｉ２　）では、ｚ＋ル
ス（Ｐ　１７　）　力発生し、データセレクタ５８゜５
９の８２人力は“１＃となる。したがって、との■の処
理が行われる期間（工２）では、表２゜３から明らかな
如く、加算器６ｏの出力がメモリ領域（ＶＩＩ）の垂直
アドレスとなシ、目的のアドレスが得られる。

同様に、■と■の処理においてはパルス（Ｐｌａ）が８
２として出力されるので、それぞれ目的とするメモリ領
域（ＶＢ）、（７人）のアドレスが得られる。

■の処理モードや論理画素処理モードでは、モード識別
データの２ビツト目のデータが“０＃であるから、デー
タセレクタ５８，５９の８２人力はノ４ルス（Ｐｉｔ）
である。しかし、これらのモードでは、パルス（ＰＩＴ
）の発生が禁止され、期間（Ｉｆ　　）、（Ｉ２　）の
区別がなされないから、データセレクタ５８．５９の８
２人力は常に”０”である。したがって、表２，３から
明らかな如く、これらのモードでは、加算器６０からは
常時、カウンタ３５の出力アドレスが出力され、アドレ
ス変換はなされないことになる。

第９図は■と■の処理を示すタイミングチャートである
。第１０図は■と■の処理を示すタイミングチャートで
ある。

第９図及び第１０図において、各図（、）はデータセレ
クタ５８．５９のセレクト入力（Ｓｚ）を示す。また、
（ＲＤ）は■や■の処理において、ＲＡＭ　１１１〜１
１４から読み出されるデータである。

まず、メモリ領域（ＶＡ　）　、（ＶＢ　）のアドレス
の指定を行なうアドレス制御について説明する。

第９図にて、■と■の処理を説明する。

この処理では、表１に示すようにＭＰＵはノ々ルス（Ｉ
４）に先だって、パルス（Ｌｓ）のタイミングでラッチ
回路６１に２ピツ）　（Ｑｏ　、Ｑｔ）のモード識別デ
ータ（１，０）をラッチさせる。

２ビツト目のデータ（Ｑｌ）は１０”であるので、セレ
クタ７２からはパルス（ＰＩＴ）が８２として出力され
る。しだがって、処理を開始してから１番最初の期間（
ＩＩ）では、データセレクタ５８．５９の８２人力は０
＃となり、座標値（Ｘｏ　　、Ｙｏ）に対応したアドレ
スがデータ読み出しアドレスとして得られる。この期間
（工１）においては、・９ルス（ＷＴ）が発生しないの
で、データ書き込みパルス（ＷＰ）も発生しない。した
がって、データ書き込み許可・ヤルス（ＷＥＰｌ）〜（
■Ｐ２）も発生しない。その結果、画像メモリ１ノは読
み出しモードとなる。これにより、画像メモリ１ノの４
つのＲＡＭ　１１１〜１１４の出力データは、データセ
レクタ６６〜６９に最下位ビットから１ビツトずつ入力
される。このデータセレクタ６５〜６８は入力データの
うち、データ読み出しアドレスの水平アドレスに対応す
る描画データなカウンタ３４の下位２ビツト出力に従っ
て選択する。この選択データが座標値（Ｘ６　　＊　Ｙ
ｏ　　）に対応したアドレスに格納されていたデータで
あ）、これはデータセレクタ１４における選択アドレス
（ＭＡ）を切り換えるカウンタ１２の２段目出力の立ち
下がりのタイミングでラッチ回路７０にラッチされる。

処理を開始してから一番最初の期間（Ｉ２）では、デー
タセレクタ５８．５９の８２人力は″１＃となシ、座標
値（Ｘ、、２００）に対応したアドレスがデータ書き込
みアドレスとして得られる。この期間（工２　）では、
・母ルス（ＷＴ）が発生し、データ書き込みパルス（Ｗ
Ｐ）が得られるので、データデコーダからは座標値（Ｘ
ｏｙ２００）に対応したデータ書き込み許可ノ４ルスが
出力される。したがって、期間（１１）にラッチ回路２
０にラッチされている座標値（Ｘｏ＋Ｙｏ　）の描画デ
ータは、期間（Ｉ２）にデータセレクタ２０を介して座
標値（ｘｏ　　、２００）に対応したアドレスに書き込
まれる。

以下、カウンタ３４，３５のアドレス更新ニ同期して、
メモリ領域（ＶＡ）の描画データが１ビツト分ずつメモ
リ領域（ＶＢ）に書き込まれる。

メモリ領域（ＶＡ）の描画データがすべてメモリ領域（
Ｖｌ）に移されると、■の処理に移シ、論理画素処理と
同じようにして、フラッシングカーソルの描画データが
メモリ領域（Ｖｈ　）に書き込まれる。

との■の処理が終了すると、■と■の処理に移シ、メモ
リ領域（ＶＢ）の描画データがメモリ領域（ＶＡ）に移
されるが、この処理は、期間（Ｉｆ）でメモリ領域（Ｖ
＋）のアドレスが出力され、期間（工２）でメモリ領域
（Ｖ、　）のアドレスが出力される以外は■、■の処理
と同じである。すなわち、この処理におりては、表１に
示すようにＭＰＵはパルス（Ｉ４）に先だって、パルス
（Ｌ、）のタイミングでラッチ回路６１に２ビツト（Ｑ
ｏ　　、Ｑｌ　　）のそ−ド識別データ（１，１）をラ
ッチさせる。このため、セレクタ７２からは・臂ルス（
Ｐｌｓ）が８２として出力される。したがって、期間（
Ｉｆ　　）−（Ｉ２　）では、それぞれ表２，３から明
らかな如く、メモリ領域（Ｖｎ　）　、（Ｖｈ　）のア
ドレスが出力される。

次に、アドレス制御によ多指定されたメモリ領域（ＶＡ
　）　、（ＶＢ　）からの描画データの読み出し、書き
込みの制御について説明する。

データセレクタ２０は■と■、■と■の処理モードにお
いては、ラッチ回路７０のラッチデータを選択し、■の
処理モードや論理画素処理モードにおいては、ラッチ回
路１９のラッチデータを選択するものであるが、これは
次のようにして制御される。アンド回路７１は、上述し
たように、モード識別データの１ビツト目データとＤフ
リッゾフロッゾ回路６３のＱ出力をダートノ臂ルスとし
て、パルス（ＡＴ）ヲダートスル。

もし、■と■、■と■の処理モードであれば、モード識
別データの１ビツト目（Ｑｏ）のデータが”１”である
から、アンド回路７１からはＡ？パルス　ＡＴ　）のノ
臂ルス列のうちの偶数番目のノ４ルスがパルス（ＰＩ３
）（第８図（Ｉ５　）参照）として得らる。逆に、■の
処理モードや論理画素処理モーＰである場合は、モード
識別データの１ビツト目（Ｑｏ）のデータが１０”なの
で、アンド回路７ノの出力は″０”となる。このアンド
回路７１の出力はデータセレクタ２０の制御端子に与え
られる。データセレクタ２０は制御入力が“１”のとき
、ラッチ回路７０のラッチデータを選択し、“Ｏ”のと
きラッチ回路１９のラッチデータを選択する。ｉＪ？ル
ス（ＰＩ？）は■と■。

■と■の処理モードにおけるノｆルス（ＷＴ）Ｋ一致し
、これは期間（工！　）に一致するから、ラッチ回路７
０のラッチデータは■と■、■と■の処理モードにおけ
る期間（Ｉ２）においてのみ、データセレクタ２０によ
って選択され、画像メモリ１１に書き込まれる。

・母ルス（Ｐ　１？　）　ハｚ４ルス（ｗＴ′）ニ一致
スルカら、このパルス（ＰＩ３）をＡ？パルスｗＴ）テ
兼用することが考えられるが、パルス（ＰＩ３）は■と
■、■と■の処理モードにおいてのみ必要なパルスであ
るのに対し、■の処理モードやパルス（ＷＴ）は論理画
素処理モードでも発生する。

したがって、この実施例では、ノｆルス（ＰＩ３）をパ
ルス（ＷＴ　）とは別経路で生成するようにしている。

以上詳述したようにこの実施例によれば、フラッシング
カーソルの重ね処理に当って、ＭＰＵが行う処理は、カ
ウンタ３４，３５にメモリ領域（Ｖ、　）のアドレス更
新の始点を示すデータをセットする処理と、ラッチ回路
３６．３７にメモリ領域（ＶＡ）　、　（ｖＢ’）の大
きさを示すデータをセットする処理と、う、子回路６１
に■〜■の処理モードを示すデータをセットする処理の
３つの処理だけでよく、後はフラッシングカーソルの重
ね処理が自動的に行われるので、ＭＰＵの負担を大幅に
軽減することができる。

なお、この発明は先の実施例に限定されるものではない
。

例えば、この発明はフラッシングカーソルの重ね処理に
限らず、メモリ領域（Ｖａ　）の描画データのコピー処
理にも適用できる。この場合は、先の■〜■の処理にお
いて、■の処理を省略すればよい。そして、■の処理に
おいて、カウンタ３５のセット値を適宜設定すれば、第
７図に斜線で示すメモリ領域でのコピーが可能である。

また、■と■の処理を組み合わせるととによ）、画像表
示領域と画像非表示領域間での移動処理だけでなく、画
像表示領域内でのデータ移動処理も可能である。但し、
この場合、■と■の処理でカウンタ３５のセット値を変
えることは勿論である。

また、カウンタ３４側にもデータセレクタ５Ｂ、５９、
加算器６０、セレクタ１２から成るような回路構成を付
加することによシ、垂直方向のみならず、水平方向への
データ移動も可能である。

また、カウンタ３５．３４にメモリ領域（Ｖ、　）のア
ドレスを更新させ、加算器６０、データセ１／クタ５Ｂ
、５９によってメモリ領域（Ｖム）のアドレスを発生す
るようにしてもよい。この場合、データセレクタ５８に
そのセット値を変更可能なものを用いればよい。

また、カウンタ３５の出力アドレスを阻止するのではな
く、この出力アドレスにデータ移動先のアドレスとの差
を示すデータを加減算するようにしてもよい。このよう
にすれば、カウンタ３５の出力アドレスを直接利用する
ことになるので、カウンタ４２の出力を利用することな
く、データ書き込み先のアドレスを更新することができ
る。

また、カウンタ３５，３４にデータ読み出し領域やデー
タ書き込み領域のアドレスを更新させるのではなく、こ
れらの領域に応じた大きさのメモリ領域のアドレスを更
新させるのであれば、読み出し領域等とは別のメモリ領
域のアドレスを更新させるようにしてもよい。このよう
にしたとしても、第１図のように、その出力アドレスを
阻止してアドレス更新形態だけを利用したり、出力アド
レスに所定値を加減算することによシ、データ読み出し
アドレスやデータ書き込みアドレスを作ることができる
。

また、アドレス更新形態としては、例えば水平方向にジ
グザグ状に更新した勺、単一方向に平行に更新するもの
であってもよく、また、これら以外のものであってもア
ドレスを１つずつ更新するのであればどのような形態で
もよい。

〔発明の効果〕

このようにこの発明によれば、画像メモリのある領域に
ある描画データを他の領域に移す処理なＭＰＵに何ら負
担をかけることなく実行することができる画像メモリ制
御装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は一実施例の画像表示領域構成等を説明するだめの図
、第３図は一実施例の表示用データ読み出し動作を説明
するだめのタイミングチャート、第４図は一実施例の論
理画素処理を説明するだめのタイミングチャート、第５
図は一実施例のアドレス更新形態を説明するための図、
第６図は一実施例の論理画素処理を説明するだめのタイ
ミングチャート、第７図は一実施例のフラッシングカー
ソルの重ね処理を説明するための図、第８図乃至第１０
図はフラッシングカーソルの重ね処理を説明するだめの
タイミングチャート、第１１図はフラッシングカーソル
の表示を示す図である。 １１・・・画像メモリ、１２，１３，３４，３５゜３９
．４７・・・カウンタ、１４，２０．６６〜６９．５Ｂ
、５９．７０・・・データセレクタ、１５１〜１５４・
・・並列／直列変換回路、１９゜３６．３７．６１・・
・ラッチ回路、２１〜２４・・・スリーステートバッフ
ァ回路、２５，２６゜３１．４４．６３・・・Ｄフリッ
プフロップ回路、３３．３８．５２・・・データデコー
ダ、４２゜５３・・・一致検出回路、６０・・・加算器
、７２・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 画像表示領域上の水平方向の座標及び垂直方向の座標に
   対応した水平方向のアドレス及び垂直方向のアドレスに
   よって描画データがアクセスされる画像メモリと、 この画像メモリにおける上記水平方向のアドレス及び垂
   直方向のアドレスを発生するアドレス発生手段と、 このアドレス発生手段が上記画像メモリに設定されたデ
   ータ読み出し領域に応じた大きさのメモリ領域のアドレ
   スを１つずつ更新するように、そのアドレス発生動作を
   制御するアドレス制御手段と、 このアドレス制御手段により制御される上記アドレス発
   生手段の出力アドレスに従って、上記データ読み出し領
   域をアクセスするデータ読み出しアドレス、及び読み出
   された描画データを書き込むために上記画像メモリに設
   定されたデータ書き込み領域をアクセスするデータ書き
   込みアドレスを出力可能な領域アドレス出力手段と、 上記アドレス発生手段の各アドレス更新周期に時分割で
   ２つの期間を設定し、第１の期間で上記領域アドレス出
   力手段から上記データ読み出しアドレスが上記画像メモ
   リに与えられるようにし、第２の期間でデータ書き込み
   アドレスが与えられるようにするアドレス切換え手段と
   、このアドレス切換え手段から与えられるデータ読み出
   しアドレスによって上記画像メモリから読み出した描画
   データを、上記データ書き込みアドレスによって上記画
   像メモリに書き込むデータ転送手段とを具備したことを
   特徴とする画像メモリ制御装置。