JPS61114337A - 浮動小数点乗算器 - Google Patents
浮動小数点乗算器Info
- Publication number
- JPS61114337A JPS61114337A JP59234454A JP23445484A JPS61114337A JP S61114337 A JPS61114337 A JP S61114337A JP 59234454 A JP59234454 A JP 59234454A JP 23445484 A JP23445484 A JP 23445484A JP S61114337 A JPS61114337 A JP S61114337A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- floating point
- adder
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4876—Multiplying
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮数部の乗算を行なう乗算回路部、指数部の
加算を行なう加算回路部および前記乗算回路部と加算回
路部の計算結果から仮数部の正規化処理を行なう正規化
処理部からなる浮動小数点乗算器（＝関する。
加算を行なう加算回路部および前記乗算回路部と加算回
路部の計算結果から仮数部の正規化処理を行なう正規化
処理部からなる浮動小数点乗算器（＝関する。
第２図はこの種の浮動小数点乗算器の従来例を示すブロ
ック図である・ 乗算回路部１は仮数部入力信号１０１および１０２を入
力し、仮数部の乗算を行なって、乗算結果を示す信号１
０７を出力する。加算回路部２は加算回路２１および２
２、オーバーフロー・アンダーフロー検出回路２６、オ
ーバーフロー・アンダーフロー処理回路２４、シフト信
号出力回路２５ｉ二より構成される。指数部入力信号１
０６および１０４が加算回路２１に入力し、指数部の加
算が行なわれる。加算回路２１から出力された加算結果
の信号１１０は別の加算回路２２（二人力される。
ック図である・ 乗算回路部１は仮数部入力信号１０１および１０２を入
力し、仮数部の乗算を行なって、乗算結果を示す信号１
０７を出力する。加算回路部２は加算回路２１および２
２、オーバーフロー・アンダーフロー検出回路２６、オ
ーバーフロー・アンダーフロー処理回路２４、シフト信
号出力回路２５ｉ二より構成される。指数部入力信号１
０６および１０４が加算回路２１に入力し、指数部の加
算が行なわれる。加算回路２１から出力された加算結果
の信号１１０は別の加算回路２２（二人力される。
信号１０７を入力したシフト信号出力回路２５は信号１
０７が正規化されているかどうかの判定を行ない、判定
信号１０８を加算回路２２および正規化処理部３のシフ
ト処理回路６１（二出力する。
０７が正規化されているかどうかの判定を行ない、判定
信号１０８を加算回路２２および正規化処理部３のシフ
ト処理回路６１（二出力する。
加算結果の信号１１０と、判定信号１０８をへカした加
算回路２２は判定信号１０８ により、信号１０７が正
規化されている時には信号１１ｏ（二〇を加算し、また
信号１０７が正規化されていない時には信号ｆ１０１：
、−１を加算し、正規化された加算信号１１１を、オー
バーフロー・アンダーフロー検出回路２６およびオーバ
ーフロー・アンダーフロー処理回路２４（二出力する。
算回路２２は判定信号１０８ により、信号１０７が正
規化されている時には信号１１ｏ（二〇を加算し、また
信号１０７が正規化されていない時には信号ｆ１０１：
、−１を加算し、正規化された加算信号１１１を、オー
バーフロー・アンダーフロー検出回路２６およびオーバ
ーフロー・アンダーフロー処理回路２４（二出力する。
加算信号１１１を入力したオーバーフロー・アンダーフ
ロー検出回路２６は、加算信号１１１が、あらかじめ決
められた範囲を外れている、つまりオーバーフロー・ア
ンダーフローかどりかの判定を行ない、判定信号１１２
をオーバーフロー・アンダーフロー処理回路２４および
６２（＝出力する。正規化処理部６はシフト処理回路３
１とオーバーフロー・アンダーフロー処理回路６２かう
なる。乗算結果の信号１０７と、判定信号１０８を入力
したシフト処理回路３１は判定信号１０８により乗算結
果の信号１０７の正規化、つまりシフト処理を行ない、
正規化された乗算結果の信号１０９をオーバーフロー・
アンダーフロー処理回路６２（二出力する。
ロー検出回路２６は、加算信号１１１が、あらかじめ決
められた範囲を外れている、つまりオーバーフロー・ア
ンダーフローかどりかの判定を行ない、判定信号１１２
をオーバーフロー・アンダーフロー処理回路２４および
６２（＝出力する。正規化処理部６はシフト処理回路３
１とオーバーフロー・アンダーフロー処理回路６２かう
なる。乗算結果の信号１０７と、判定信号１０８を入力
したシフト処理回路３１は判定信号１０８により乗算結
果の信号１０７の正規化、つまりシフト処理を行ない、
正規化された乗算結果の信号１０９をオーバーフロー・
アンダーフロー処理回路６２（二出力する。
オーバーフロー・アンダーフロー処理回路２４および６
２は、判定信号１１２０より信号１１１がオーバーフロ
ーまたはアンダーフローしている時Ｃ二は、出力信号１
０５および１０６からオーバーフロー・アンダーフａ−
信号を出力し、逆Ｉニオーバーフローもアンダーフロー
もしてし）ない時（＝は、出力信号１０５および１０６
から、それぞれ〜信号１０９および１１１を出力する。
２は、判定信号１１２０より信号１１１がオーバーフロ
ーまたはアンダーフローしている時Ｃ二は、出力信号１
０５および１０６からオーバーフロー・アンダーフａ−
信号を出力し、逆Ｉニオーバーフローもアンダーフロー
もしてし）ない時（＝は、出力信号１０５および１０６
から、それぞれ〜信号１０９および１１１を出力する。
めの加算器が必要で、ハードフェアーが大きくなるとい
う問題点があった。
う問題点があった。
したがって、本発明の目的は、正規化のための加算器を
除去することができ、従来（＝比べ、ハードフェアー規
模の小さな浮動小数点乗算器を提供することＩ＝ある。
除去することができ、従来（＝比べ、ハードフェアー規
模の小さな浮動小数点乗算器を提供することＩ＝ある。
本発明（二よる浮動小数点乗算器は、それぞれ＄１゜第
２の指数部入力信号を人力して加算回路に出力し、前記
乗算回路部における乗算結果が正規化されていない場合
にはさらにそれぞれ°−１１の信号、前記加算回路の出
力である正規化前の加算結果の信号を前記加算回路に出
力する第１、第２の切換回路を加算回路部に備えて、
−１を加算するための加算回路（第２図における加算回
路２２）を不用にしたものである。
２の指数部入力信号を人力して加算回路に出力し、前記
乗算回路部における乗算結果が正規化されていない場合
にはさらにそれぞれ°−１１の信号、前記加算回路の出
力である正規化前の加算結果の信号を前記加算回路に出
力する第１、第２の切換回路を加算回路部に備えて、
−１を加算するための加算回路（第２図における加算回
路２２）を不用にしたものである。
（実施例〕
本発明の実施例について図面を参照しながら説明する。
第１１１は本発明による浮動小数点乗算器の一実施例を
示すブロック図である。
示すブロック図である。
本実施例の浮動小数点乗算器が第２図の従来例と異なる
点は、それぞれ指数部入力信号１０３．１０４を入力し
て加算回路２２に出力し、シフト信号出力回路２５から
出力された判定信号１０８が乗′ｓ回路部ｌにおける乗
算結果を示す信号１０７が正規化されていないことを示
している場合にはさらにそれぞれ −１″のａｔ信号１
１４、加算回路２２の出力である正規化前の加算結果の
信号１１１を出力する切換回路２６゜２７を備えた点で
ある。′ 本実施例の動作は第２図の従来例と同じである。
点は、それぞれ指数部入力信号１０３．１０４を入力し
て加算回路２２に出力し、シフト信号出力回路２５から
出力された判定信号１０８が乗′ｓ回路部ｌにおける乗
算結果を示す信号１０７が正規化されていないことを示
している場合にはさらにそれぞれ −１″のａｔ信号１
１４、加算回路２２の出力である正規化前の加算結果の
信号１１１を出力する切換回路２６゜２７を備えた点で
ある。′ 本実施例の動作は第２図の従来例と同じである。
不用（二なり指数部の回路を簡略化することができる。
第１図は本発明による浮動小数点乗算器の一実施例を示
すブロック図、第２図は浮動小数点乗算器の従来例を示
すブロック図である。 １：乗算回路部、 ２：加算回路部、３：正規化処
理部、 ２２：加算回路、２５；シフト信号出力回路、 ２６．２７：切換回路、 １０３．１０４：指数部入力信号、 １０８：判定信号、 １１１：加算結果の信号、１
１４：−１″の信号。
すブロック図、第２図は浮動小数点乗算器の従来例を示
すブロック図である。 １：乗算回路部、 ２：加算回路部、３：正規化処
理部、 ２２：加算回路、２５；シフト信号出力回路、 ２６．２７：切換回路、 １０３．１０４：指数部入力信号、 １０８：判定信号、 １１１：加算結果の信号、１
１４：−１″の信号。
Claims (1)
- 【特許請求の範囲】 仮数部の乗算を行なう乗算回路部、指数部の加算を行な
う加算回路部および前記乗算回路部と加算回路部の計算
結果から仮数部の正規化処理を行なう正規化処理部から
なる浮動小数点乗算器において、 それぞれ第１、第２の指数部入力信号を入力して加算回
路に出力し、前記乗算回路部における乗算結果が正規化
されていない場合にはさらにそれぞれ“−１”の信号、
前記加算回路の出力である正規化前の加算結果の信号を
前記加算回路に出力する第１、第２の切換回路を前記加
算回路部に備えたことを特徴とする浮動小数点乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234454A JPS61114337A (ja) | 1984-11-07 | 1984-11-07 | 浮動小数点乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234454A JPS61114337A (ja) | 1984-11-07 | 1984-11-07 | 浮動小数点乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114337A true JPS61114337A (ja) | 1986-06-02 |
Family
ID=16971248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234454A Pending JPS61114337A (ja) | 1984-11-07 | 1984-11-07 | 浮動小数点乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114337A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154542A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 乗算装置 |
-
1984
- 1984-11-07 JP JP59234454A patent/JPS61114337A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154542A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 乗算装置 |
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