JPS61114347A - マイクロプロセツサの処理記憶法 - Google Patents
マイクロプロセツサの処理記憶法Info
- Publication number
- JPS61114347A JPS61114347A JP59234994A JP23499484A JPS61114347A JP S61114347 A JPS61114347 A JP S61114347A JP 59234994 A JP59234994 A JP 59234994A JP 23499484 A JP23499484 A JP 23499484A JP S61114347 A JPS61114347 A JP S61114347A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- processing
- trigger
- trigger condition
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプロセッサを使用し九機器の開発、
製造、検査、保守時のマイクロプロセッサの処理の時系
列的記憶に適した記憶法に関する。
製造、検査、保守時のマイクロプロセッサの処理の時系
列的記憶に適した記憶法に関する。
マイクロプロセッサは、さまざまな分野で広く使用され
ている。このマイクロプロセッサを使用した機器は、従
来まで小型のものが多かったため機器の開発においても
、電気回路のタイミングの測定、またはステップ数の少
ないプログラムのデパックを行なえば十分でおった。
ている。このマイクロプロセッサを使用した機器は、従
来まで小型のものが多かったため機器の開発においても
、電気回路のタイミングの測定、またはステップ数の少
ないプログラムのデパックを行なえば十分でおった。
しかし、マイクロプロセッサの処堪能力は年々高まり、
周辺機器の充実、強力なオペレーティングシステムの開
発、高級言語の開発等が進み、巨大なシステムも一個の
マイクロプロセッサで処理することが多い。しかし、製
品が大きくなればなるほど、ハードフェアは複雑になり
、プログラム数、及びプログラムのステップ数は増加し
ている。
周辺機器の充実、強力なオペレーティングシステムの開
発、高級言語の開発等が進み、巨大なシステムも一個の
マイクロプロセッサで処理することが多い。しかし、製
品が大きくなればなるほど、ハードフェアは複雑になり
、プログラム数、及びプログラムのステップ数は増加し
ている。
このようなマイクロプロセッサを使用した機器の開発に
訃いては、設計者が思っていた処理をせず異常な動作を
し次場合、原因を発見するのは非常に困難である。この
場合、マイクロプロセッサの処理解析用のツールが不可
欠でらる。
訃いては、設計者が思っていた処理をせず異常な動作を
し次場合、原因を発見するのは非常に困難である。この
場合、マイクロプロセッサの処理解析用のツールが不可
欠でらる。
このマイクロプロセッサの処理解析法には、大きく分け
て２つの方法が弗る。一つは強力なオペレーティングシ
ステムを使用し、オペレーティングシステムの下で動く
プログラムの処理を、オベレーティングシステムのトレ
ース機能を使用して解析するものである。しかし、この
方法は、完全く処理を記憶できず、また製品開発時には
、オペレーティングシステム、及びハードウェアの完成
度が低いため、実際には製品の保守部Ｋｉｔ’用される
ことが多い。
て２つの方法が弗る。一つは強力なオペレーティングシ
ステムを使用し、オペレーティングシステムの下で動く
プログラムの処理を、オベレーティングシステムのトレ
ース機能を使用して解析するものである。しかし、この
方法は、完全く処理を記憶できず、また製品開発時には
、オペレーティングシステム、及びハードウェアの完成
度が低いため、実際には製品の保守部Ｋｉｔ’用される
ことが多い。
もう一つの方法は、外部よシ開発機器を診断する方法で
ある。この方法は前記の方法のように１製品の完成度は
問題にならない。この方法の多くは、あるトリガー条件
を設定し、被測定器を動作させ、トリガー条件成立後の
マイクロプロセッサの処理を時系列的に記憶するもので
ある。形態としては、被測定器Ｋ（Ｉｌｌｌ周定検出端
ｔ−接続し、測定する。この検出端よりマイクロプロセ
ッサが出力したアドレス、データ等の電気的信号を測定
器内にＩｇＬシ込み、トリガー条件の成立ｆ：監視する
。
ある。この方法は前記の方法のように１製品の完成度は
問題にならない。この方法の多くは、あるトリガー条件
を設定し、被測定器を動作させ、トリガー条件成立後の
マイクロプロセッサの処理を時系列的に記憶するもので
ある。形態としては、被測定器Ｋ（Ｉｌｌｌ周定検出端
ｔ−接続し、測定する。この検出端よりマイクロプロセ
ッサが出力したアドレス、データ等の電気的信号を測定
器内にＩｇＬシ込み、トリガー条件の成立ｆ：監視する
。
トリガ条件が成立すると、それ以後のアドレス、データ
等を、マイクロプロセッサが出力したＩＮＫ記憶する。
等を、マイクロプロセッサが出力したＩＮＫ記憶する。
このように測定することＫより、トリガー条件成立時の
マイクロプロセッサの処理全処理した頴に解析すること
ができる。
マイクロプロセッサの処理全処理した頴に解析すること
ができる。
従来のこのような測定器は、条件が複雑に設定できるも
のであるが、根本的には１つのトリガー条件しか設定で
きない、つまクトリガー令件成立に達するまでの条件は
複雑であるが、実質は１つのトリガー条件しかない。こ
のような測定器では独立した２つ以上の処理を記憶させ
ようとして（トリガー条件が１つでら〕、メモリｋ１つ
として使用しているため、測定が困難である。例として
マイクロプロセッサがＡ−＋Ｂ−＋Ｃ→Ｄという処理を
行う際、人とＤの処ｓｆ：記憶したいとしても、ムの処
理でトリガー条件が成立し、Ｄの処理を記憶する前に、
測定器のメモリが、ＢとＣの処理の記憶で使われてしま
い、Ｄの処ａｔ″記憶できない。
のであるが、根本的には１つのトリガー条件しか設定で
きない、つまクトリガー令件成立に達するまでの条件は
複雑であるが、実質は１つのトリガー条件しかない。こ
のような測定器では独立した２つ以上の処理を記憶させ
ようとして（トリガー条件が１つでら〕、メモリｋ１つ
として使用しているため、測定が困難である。例として
マイクロプロセッサがＡ−＋Ｂ−＋Ｃ→Ｄという処理を
行う際、人とＤの処ｓｆ：記憶したいとしても、ムの処
理でトリガー条件が成立し、Ｄの処理を記憶する前に、
測定器のメモリが、ＢとＣの処理の記憶で使われてしま
い、Ｄの処ａｔ″記憶できない。
メモリ容量は有限であるため、従来のような１つのトリ
ガー条件、及びメモリを１つとして使用する方法では、
２つ以上の独立した処理を記憶することは困難であり、
メモリを有効に使用することができない問題点が６つ九
。
ガー条件、及びメモリを１つとして使用する方法では、
２つ以上の独立した処理を記憶することは困難であり、
メモリを有効に使用することができない問題点が６つ九
。
本発明の目的は、マイクロプロセツ？ｔ−便用した機器
の開発等でマイクロプロセッサの処理解析を目的とした
装置に２いて、独立した２″：）以上のマイクロプロセ
ッサの処理を一度に記憶することができる装置を提供す
ることにある。
の開発等でマイクロプロセッサの処理解析を目的とした
装置に２いて、独立した２″：）以上のマイクロプロセ
ッサの処理を一度に記憶することができる装置を提供す
ることにある。
本発明の特徴は、２つ以上のトリガー条件を設定でき、
また、メモリをトリガー条件の数で等分１１それぞれＫ
トリガー条件成立後のマイクロプロセッサの処理を記
憶することにより、メモリ容量が少ない場合でも、有効
に便用することができ、必要とする情報を記憶すること
Ｋよって、目的を実現するものである。
また、メモリをトリガー条件の数で等分１１それぞれＫ
トリガー条件成立後のマイクロプロセッサの処理を記
憶することにより、メモリ容量が少ない場合でも、有効
に便用することができ、必要とする情報を記憶すること
Ｋよって、目的を実現するものである。
以下、本発明を図に従って詳細に説明する。
第１図は、本発明をマイクロプロセッサの処理記憶装置
に適用した場合の実施例を示すブロック図であ夛、第２
図はその動作を説明する丸めの７０−チャートである。
に適用した場合の実施例を示すブロック図であ夛、第２
図はその動作を説明する丸めの７０−チャートである。
第１図において、ｌはトリガー条件等を入力するキーボ
ード、２は記憶した結果等を表示するための表示器、３
はキーボード、表示器、メモ１ハトリガ一検出回路を、
ソフトウェアにより制御する制御装置、４はマイクロプ
ロセッサの処現金時系列的に記憶するメモリ、−５はト
リガー条件の成立を検出するトリガー検出回路、６は被
測定物の電気的信号を記憶装置内ＩＣ取シ込むための、
インターフェイスよりなる。
ード、２は記憶した結果等を表示するための表示器、３
はキーボード、表示器、メモ１ハトリガ一検出回路を、
ソフトウェアにより制御する制御装置、４はマイクロプ
ロセッサの処現金時系列的に記憶するメモリ、−５はト
リガー条件の成立を検出するトリガー検出回路、６は被
測定物の電気的信号を記憶装置内ＩＣ取シ込むための、
インターフェイスよりなる。
次に１第２図の７０−チャートに基ずいて、第１図の各
部の動作を説明する。
部の動作を説明する。
測定者は、被測定物であるマイクロプロセッサのアドレ
スバス、テータバス等ニインター７エイスを接続する。
スバス、テータバス等ニインター７エイスを接続する。
この接続により、インターフェイスを通じ、制御装置は
、マイクロプロセッサの処理を監視することができる。
、マイクロプロセッサの処理を監視することができる。
次に、測定者はキーボードよシ、トリガー条件設定画面
を呼び出します。この画面は、トリガー条件を設定する
ものである。（ステップ１００）制御装置は、キーボー
ドからの命令を読み取り、表示器に、トリガー条件設定
画面を表示する。
を呼び出します。この画面は、トリガー条件を設定する
ものである。（ステップ１００）制御装置は、キーボー
ドからの命令を読み取り、表示器に、トリガー条件設定
画面を表示する。
（１０１）測定を終了すると、測定者は、キーボードよ
りトリガー条件設定終了命令を出す。
りトリガー条件設定終了命令を出す。
（１０２）制御装置は、キーボードよりトリガー条件設
定終了命令を受は取シ、トリガー条件の数を数える。（
１０３）いま、この数をＮ個とすると、制御装置はメモ
リをＮ等分する（［１４）測定順備が完了すると、測定
者は、記憶開始命令をキーボードよ）入力する。（１０
５）制御装置は、キーボードからの記憶開始命令が入力
されると、一番最初のトリガー条件ヲ、トリガー検出回
路に設定する。（１０６））！ｊガー検出回路はインタ
ーフェイスを通じて、マイクロプロセッサの処理を監視
する。（１０７））ＩＪガー条件が成立すると、トリガ
ー検出回路は、制御装置にトリガー条件成立を報告する
。制御装置は、トリガー検出回路からのトリガー条件成
立報告を受は取りインターフェイスを通じて、トリガー
条件成立後のマイクロプロセッサの処理をバスサイクル
ごとにメモＩＪ Ｋ記憶する。記憶するのは、マイクロ
プロセッサが出力したアドレス、データ等の信号でろる
。また記憶する順序は、マイクロプロセッサが出力した
順に行なわれる。
定終了命令を受は取シ、トリガー条件の数を数える。（
１０３）いま、この数をＮ個とすると、制御装置はメモ
リをＮ等分する（［１４）測定順備が完了すると、測定
者は、記憶開始命令をキーボードよ）入力する。（１０
５）制御装置は、キーボードからの記憶開始命令が入力
されると、一番最初のトリガー条件ヲ、トリガー検出回
路に設定する。（１０６））！ｊガー検出回路はインタ
ーフェイスを通じて、マイクロプロセッサの処理を監視
する。（１０７））ＩＪガー条件が成立すると、トリガ
ー検出回路は、制御装置にトリガー条件成立を報告する
。制御装置は、トリガー検出回路からのトリガー条件成
立報告を受は取りインターフェイスを通じて、トリガー
条件成立後のマイクロプロセッサの処理をバスサイクル
ごとにメモＩＪ Ｋ記憶する。記憶するのは、マイクロ
プロセッサが出力したアドレス、データ等の信号でろる
。また記憶する順序は、マイクロプロセッサが出力した
順に行なわれる。
この記憶の際、ステップ１０４でＮ等分したメモリの１
つを全て使用するまで、制御装置は記憶を続ける。（１
０９）制御装置は記憶が終了すると、全てのトリガー条
件が成立したかを判断する。（１１０）全てのトリガー
条件が成立していない場合、制御装置は次のトリガー条
件をトリガー検出回路に設定する。トリガー検出回路は
再びマイクロプロセッサの処理をインターフェイスを通
じて監視する。以後はステップ１０６，１０７，１０９
．１１０を全てのトリガー条件成立までくり返す。全て
のトリガー条件成立前に１記憶を終了し丸い場合は、測
定者がキーボードよ）記憶終了命令を入力する。制御装
置は、記憶終了命令を受は取ると、トリガー条件成立の
監視状ｌｌＩＣステップ１０７）になるを待ち、マイク
ロプロセッサの処理記憶のためのループからぬけ出す。
つを全て使用するまで、制御装置は記憶を続ける。（１
０９）制御装置は記憶が終了すると、全てのトリガー条
件が成立したかを判断する。（１１０）全てのトリガー
条件が成立していない場合、制御装置は次のトリガー条
件をトリガー検出回路に設定する。トリガー検出回路は
再びマイクロプロセッサの処理をインターフェイスを通
じて監視する。以後はステップ１０６，１０７，１０９
．１１０を全てのトリガー条件成立までくり返す。全て
のトリガー条件成立前に１記憶を終了し丸い場合は、測
定者がキーボードよ）記憶終了命令を入力する。制御装
置は、記憶終了命令を受は取ると、トリガー条件成立の
監視状ｌｌＩＣステップ１０７）になるを待ち、マイク
ロプロセッサの処理記憶のためのループからぬけ出す。
（１０８）上記のように、全てのトリガー条件が成立し
たか、または記憶終了命令が入力されると、制御装置は
、表示器にマイクロプロセッサの処理記憶終了のメツセ
ージｆｔ表示する。（１１１）測定者は、キーボードよ
フ処理記憶画面を選択する＜１１２）制御装置は、キー
ボードよｐ処理記憶画面選択命令を受け、表示器に、処
理記憶画面を表示する。
たか、または記憶終了命令が入力されると、制御装置は
、表示器にマイクロプロセッサの処理記憶終了のメツセ
ージｆｔ表示する。（１１１）測定者は、キーボードよ
フ処理記憶画面を選択する＜１１２）制御装置は、キー
ボードよｐ処理記憶画面選択命令を受け、表示器に、処
理記憶画面を表示する。
（１１３）この画面は記憶したマイクロプロセッサの処
理をトリガー条件ごとに表示するもので６シ、測定者は
、測定結果を見ることができる。
理をトリガー条件ごとに表示するもので６シ、測定者は
、測定結果を見ることができる。
ｔｉ上記の例は被測定物がマイクロプロセンナ単体であ
る場合について述べ九が、マイクロプロセッサにＩｌｏ
のインターフェイス等が接続されている機器にりいても
適用できることは言りまでもない。
る場合について述べ九が、マイクロプロセッサにＩｌｏ
のインターフェイス等が接続されている機器にりいても
適用できることは言りまでもない。
第３図は、前記の冥施例の際に、被測定物として、仮定
したマイクログロセツｔを使用した機器である。７はマ
イクロプロセッサであフ、８はマイクロプロセッサの主
メモリである。第４図は、第３図の構成にＩｌｏのイン
ターフェイスｔ−ａＸし九ものである。９はマイクロプ
ロセッサ、１０は主メモリ、１１はマイクロプロセッサ
がＩ１０機器を使用するためのＩ１０インターフェイス
である。第４図の構成の機器においても、パスが一本で
あるため、マイクロプロセッサの処理だけでなく、工１
０のインターフェイスの処理も解析することができる。
したマイクログロセツｔを使用した機器である。７はマ
イクロプロセッサであフ、８はマイクロプロセッサの主
メモリである。第４図は、第３図の構成にＩｌｏのイン
ターフェイスｔ−ａＸし九ものである。９はマイクロプ
ロセッサ、１０は主メモリ、１１はマイクロプロセッサ
がＩ１０機器を使用するためのＩ１０インターフェイス
である。第４図の構成の機器においても、パスが一本で
あるため、マイクロプロセッサの処理だけでなく、工１
０のインターフェイスの処理も解析することができる。
以上述べたように、Ｎ個のトリガー条件を設定できるこ
とにより、独立し九２つ以上のマイクロプロセッサの処
理を一度で記憶することができる。
とにより、独立し九２つ以上のマイクロプロセッサの処
理を一度で記憶することができる。
特に独立した処理で目的とする処理の間に別の処理があ
る場合は、従来の測定器では不可能だり九ものを可能に
した。また、メモリを、トリガー条件の数で等分するこ
とにより、各トリガー条件ごとのマイクロプロセッサの
処理を均等に記憶でき、不要なデータを記憶することが
なくなるため、メモリを有効に使用することが可能とな
った。さらにこの装置は、複数個のトリガー条件を設定
できるが、トリガー条件が１つの場合でも機能上は何の
不合理も発生しないため、従来の測定器の機能もかねそ
なえている。
る場合は、従来の測定器では不可能だり九ものを可能に
した。また、メモリを、トリガー条件の数で等分するこ
とにより、各トリガー条件ごとのマイクロプロセッサの
処理を均等に記憶でき、不要なデータを記憶することが
なくなるため、メモリを有効に使用することが可能とな
った。さらにこの装置は、複数個のトリガー条件を設定
できるが、トリガー条件が１つの場合でも機能上は何の
不合理も発生しないため、従来の測定器の機能もかねそ
なえている。
第１図は本発明をマイクロプロセッサの処理記憶装置に
適用した場合の実施例を示すブロック図、第２図はその
動作を説明するための７０−チャート、第３図は被測定
物の例を示す図、第４図は被測定物の変形例を示す図で
ある。 ｌ・・・キーボード、２・・・表示器、３・・・制御装
置、４・・・メモリ、５・・・トリガー検出回路、６・
・・インターフェイス、７・・・マイクロプロセッサ、
８・・・主メモリ、９・・・マイクロプロセッサ、ｌＯ
・・・主メモリ、へ壜入 ｆＰ埋士 高橋明夫 ℃ も１図 ル ネ槌）則定」勿へ
適用した場合の実施例を示すブロック図、第２図はその
動作を説明するための７０−チャート、第３図は被測定
物の例を示す図、第４図は被測定物の変形例を示す図で
ある。 ｌ・・・キーボード、２・・・表示器、３・・・制御装
置、４・・・メモリ、５・・・トリガー検出回路、６・
・・インターフェイス、７・・・マイクロプロセッサ、
８・・・主メモリ、９・・・マイクロプロセッサ、ｌＯ
・・・主メモリ、へ壜入 ｆＰ埋士 高橋明夫 ℃ も１図 ル ネ槌）則定」勿へ
Claims (1)
- １、被測定物の内部的信号を取り込むためのインターフ
ェイスを外部から接続し、被測定物であるマイクロプロ
セッサの処理を時系列的に記憶する装置において、複数
のトリガー条件を設定でき、そのトリガー条件の数で記
憶装置内のメモリを等分することにより各々のトリガー
条件成立後のマイクロプロセッサの処理をそれぞれ等分
されたメモリに記憶することができることを特徴とした
マイクロプロセッサの処理記憶法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234994A JPS61114347A (ja) | 1984-11-09 | 1984-11-09 | マイクロプロセツサの処理記憶法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234994A JPS61114347A (ja) | 1984-11-09 | 1984-11-09 | マイクロプロセツサの処理記憶法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114347A true JPS61114347A (ja) | 1986-06-02 |
Family
ID=16979480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234994A Pending JPS61114347A (ja) | 1984-11-09 | 1984-11-09 | マイクロプロセツサの処理記憶法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114347A (ja) |
-
1984
- 1984-11-09 JP JP59234994A patent/JPS61114347A/ja active Pending
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