JPH06100899B2

JPH06100899B2 - 画像記憶装置

Info

Publication number: JPH06100899B2
Application number: JP61231674A
Authority: JP
Inventors: 俊之河原; 泰治〆木; 敏一辰巳
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS6386978A

Description

【発明の詳細な説明】産業上の利用分野本発明は、シリアル伝送された画像データをメモリに書
込み、そのデータをシリアルに読出すことのできる画像
記憶装置に関するものである。

従来の技術第６図は、従来の画像記憶装置の一例のブロック図であ
る。NTSC信号が入力されるとRGB分離回路１で赤，緑，
青の各成分に分離され、それぞれA/D変換回路２でディ
ジタル信号に変換されてメモリ３に送られる。一方、NT
SC信号の中の同期信号は同期分離回路４で分離されタイ
ミング発生回路５に加えられ、この同期信号を基準にし
て作成された所定の制御信号がメモリ３に印加される。
またタイミング発生回路５はメモリ３からのデータの読
出しのための制御信号をも発生し、この制御信号により
メモリ３からD/A変換回路６にデータが送られアナログ
信号に変換される。そしてその出力と同期信号発生回路
７からの同期信号とが合成回路８で合成されモニターテ
レビ９に出力される。このようにして画像の書込み及び
読出しを行ないながら、映像信号の帰線区間等の空き時
間を利用してホストプロセッサ10がメモリ３とデータの
やりとりを行なう。この場合のメモリ３としては、通常
はシリアルの書込み読出しができるシリアルポートと、
それとは別にランダムに書込み読出しができるランダム
アクセスポートとの２種類の入出力ポートを持ったデュ
アルポートメモリが用いられる。

第７図はデュアルポートメモリの内部構成の一例を示す
ブロック図である。ランダムアクセスを行なう場合に
は、コラムアドレス及びロウアドレスでメモリセルアレ
イ11の中の１つのセルが選択される。即ち、ロウアドレ
スはロウデコーダ12でデコードされ、コラムアドレスは
コラムデコーダ13でデコードされメモリセルアレイ11中
の１つのセルが選択される。そして、データを書込む場
合にはランダム入出力バッファ14に入力されたデータが
センスアンプ15を通して、メモリセルアレイ11中の選択
されたセルに書込まれる。また、データを読出す場合に
はメモリセルアレイ11中の選択されたセルのデータがセ
ンスアンプ15を通してランダム入出力バッファ14に加え
られ出力される。以上の説明では、ロウアドレス及びコ
ラムアドレスの入力法，データの書込みと読出しの指定
法，ランダムアクセスがシリアルアクセスかの指定法等
については述べていないが、これらはメモリの種類によ
り異なり、また本発明と直接関係がないので説明は省略
する。

次にシリアルアクセスを行なう場合について簡単に説明
する。シリアルアクセスはデータレジスタ16及びシリア
ル入出力バッファ18を介してシリアルクロックで行な
う。また、転送指令によりメモリセルアレイ11の中でロ
ウアドレスにより指定された行のメモリセルとデータレ
ジスタ16との間で転送が行なわれる。そして、この転送
時に指定されたコラムアドレスによりポインタ17がセッ
トされる。シリアルクロックが入力されるとデータレジ
スタ16の中のレジスタのうちポインタ17で示されるレジ
スタからシリアルアクセスを開始し、シリアルクロック
によりポインタ17が順次インクリメントされてゆく。従
って、書込みの場合には、シリアル入出力バッファ18を
介してシリアルクロックによりデータレジスタ16にデー
タを書込んだ後でデータレジスタ16からメモリセルアレ
イ11への転送を行なえばよい。また読出しの場合には、
まず読出すべき行のアドレスと読出しを開始すべきポイ
ンタのアドレスをそれぞれロウアドレス，コラムアドレ
スとして指定してからメモリセルアレイ11からデータレ
ジスタ16への転送を行ない、その後でシリアルクロック
を入力してやることによりシリアル入出力バッファ18を
介してデータが出力される。

以上のように、デュアルポートメモリを用いると、通常
のランダムアクセスの他に、シリアルクロックによるシ
リアルアクセスを行なうことができるため例えばNTSC信
号のようなシリアル伝送されてくる画像データの書込み
及び読出しには非常に好都合である。一般に、ランダム
アクセスを行なう場合に比べてシリアルアクセスを行な
う場合の方が高速に動作させることが可能であるが、そ
の速度にも限界があり、実際には、その速度より高速の
クロックで書込み又は読出しを行ないたい場合がある。
例えば、映像信号のサンプリングを細かくしたい場合と
か、ディスプレイに高解像度のモニターテレビを用いる
ために読出しクロックを高速にしたい場合などである。
このような場合には、数個のメモリに多相のシリアルク
ロックを入力するという方法が用いられる。

第８図は３個のメモリを用いて３相のシリアルクロック
を入力する場合の構成の一例を示すものである。第８図
では、シリアルクロックとシリアルデータに関する部分
のみを示しており、アドレス指定等の部分は省略してあ
る。このような構成にすることにより１つのメモリに加
えられるシリアルクロックの周波数はもとのシリアルク
ロックの周波数の1/3になるため、もとのシリアルクロ
ックの周波数をメモリ１個の場合の３倍まで上げること
が可能となる。

第８図において、19は分周回路であり、書込み時にはシ
リアルクロックを分周することにより画像の縮小を行な
うことができ、読出し時には画像の拡大を行なうことが
できる。切換スイッチ20〜22は書込み時にはＷ側、読出
し時にはＲ側に切換えられる。またスイッチ23〜25はそ
れぞれ遅延回路26〜28の出力がHighレベルのときにONに
なるようになっている。

書込み時には入力データが切換スイッチ20〜22のＷ側を
経てメモリ29〜31のシリアルポーチに入力される。一
方、シリアルクロックは分周回路19を経て３相クロック
発生回路32に加えられ、３相のクロックがそれぞれメモ
リ29〜31のシリアルクロック入力に加えられる。このよ
うにして入力データがメモリ29〜31のデータレジスタに
順次書込まれる。そして、各メモリの１行分即ち合計３
行分のデータを書込んだ時点で、データレジスタからメ
モリセルアレイへのデータ転送を行なう。

ここで、メモリ29〜31に書込まれるデータと入力画像と
の位置の関係について簡単に説明する。例えば、水平走
査線一本分の画像を640個の画像データとしてメモリに
書込む場合には、データレジスタが256個のメモリを３
個用いて第８図のように構成することにより、水平走査
線一本分のデータを１度にデータレジスタからメモリセ
ルアレイへ転送することができる。従って、前述したよ
うな方法で水平走査線一本分の画像データをメモリ29〜
31のデータレジスタに順次書込んでゆき、640個のデー
タを書込んだ時点でシリアルクロックを止め、データレ
ジスタからメモリセルアレイへのデータ転送を行なえば
よい。従って、入力画像データがA0→B0→C0→A1→B1→
C1→…→A212→B212→C212→A213の順で入力された場合
にはメモリ29にはA0→A1→…→A213の順に書込まれ、メ
モリ30にはB0→B1→…→B212の順、メモリ31にはC0→C1
→…→C212の順で書込まれることになる。

読出し時には、まず所定の水平走査線一本分のデータを
メモリセルアレイからデータレジスタに転送してからシ
リアルクロックを印加する。分周回路19で分周されたシ
リアルクロックは３相クロック発生回路32により３相の
クロックに変換され、それぞれメモリ29〜31のシリアル
クロック入力に加えられる。メモリ29を例にとると、３
相のクロックが入力されると一定時間後（メモリ内部の
素子の遅延等で決まる一定の時間）にシリアルポートか
らデータが出力され、切換スイッチ20に加えられる。そ
して、切換スイッチ20のＲ側を経てスイッチ23に入力さ
れるが、このスイッチ23は、前述したように遅延回路26
により遅延された３相クロックによりONになる。遅延回
路26は、前述したメモリ29内の遅延と同じだけ遅延させ
るように遅延時間を設定しておく。従って、３相クロッ
クにより出力されたシリアルデータの期間だけスイッチ
23がONになり、データが出力されることになる。メモリ
30,31についても同様の動作を行ない、結局、出力デー
タとしてはメモリ29〜31のシリアルデータが順番に出力
される。

第９図は、第８図の各部の波形を示すものでありａ〜ｅ
は分周比１即ち分周しない場合、ｆ〜ｊは分周比が２の
場合である。第８図においてａはシリアルクロック、ｂ
〜ｄは３相クロック発生回路32の出力であり、それぞれ
メモリ29〜31に加えられる。またｅは読出し時の出力デ
ータを示しており、A0,A1,…はメモリ29からのデータ、
B0,B1,…はメモリ30からのデータ、C0,C1,…はメモリ31
からのデータである。また、ｆは分周比が２の場合の分
周回路19の出力を示しており、ｇ〜ｉは３相クロック発
生回路32の出力であり、ｊは読出し時の出力データを示
している。なお同図においてはメモリ内部の遅延時間は
無視できるほど小さい場合の例を示しているが、無視で
きない場合にはその時間だけｅ及びｊの波形が遅れるこ
とになる。

発明が解決しようとする問題点しかしながら上記のような構成では、メモリが３個で一
単位となっているため、３画素単位でしかデータを扱う
ことができない。例えばA0,B0、C0で一単位であるた
め、読出し開始位置がA0であれば問題ないが、B0やC0か
ら読出しを開始しようとすると次のような不都合を生じ
る。

まず、B0から読出しを開始したい場合を例にとると、３
相クロックの順番を、メモリＢ→メモリＣ→メモリＡと
なるように変更する必要がある。この場合の３相クロッ
クと出力データの関係は第10図ａ〜ｄのようになる。即
ち、最初に転送命令によってメモリセルからデータレジ
スタにデータが転送された時には、メモリＡのデータレ
ジスタにはA0,A1,A2,…の順番、メモリＢのデータレジ
スタにはB0,B1,B2,…の順番、メモリＣのデータレジス
タにはC0,C1,C2,…の順番にデータが格納されるため、
３相クロックを第10図ａ〜ｃのようにメモリＢ→メモリ
Ｃ→メモリＡの順番に入力すると、データは同図ｄに示
すようにB0→C0→A0→B1→C1→A1→…の順で出力される
ことになる。従って出力される画像データの順番が、も
との画像と違うことになり不都合である。

同様に、C0から読出しを開始したい場合にも、３相クロ
ックの順番をメモリＣ→メモリＢ→メモリＡとなるよう
に変更すると、第10図ｅ〜ｈに示すようになる。即ち出
力されるデータはC0→A0→B0→C1→A1→B1→…の順番と
なり、もとの画像と違った順序が変わってしまい不都合
である。

本発明はかかる点に鑑み、高速にデータを入出力できる
と同時に、読出し開始位置を一画素単位で指定しても不
都合を生じることのない画像記憶装置を提供することを
目的とする。

問題点を解決するための手段本発明は、シリアルクロックを入力することによりシリ
アルデータを入出力することのできるメモリをｎ個並列
に接続し、ｎ相のシリアルクロックによりシリアルデー
タの入出力を行なうように構成され、シリアルクロック
を所定の個数のクロック分だけ早くから印加する手段
と、表示を開始すべきデータのタイミングでシリアルク
ロックの分周を開始する分周手段と、表示すべき出力デ
ータのみを通過させるための出力ゲート手段とを備えた
ことを特徴とする画像記憶装置である。

作用本発明は前記した構成により、ｉ番目（ｉ≦ｎ）のメモ
リから順にデータを読出したい場合にも、ｎ相クロック
は１番目のメモリから順番に印加してゆき、出力データ
は出力ゲート手段により出力されないようにしておく、
そして、（ｉ−１）番目のデータまで出力を止めてお
き、ｉ番目のデータから出力ゲートを開いて出力を開始
する。この場合のシリアルクロックは表示するデータの
タイミングより（ｉ−１）クロック分早くから印加す
る。また、シリアルクロックを分周することにより画像
の拡大を行なう場合には、シリアルクロックの分周は、
最初の（ｉ−１）クロックの区間は行なわず、ｉ番目の
クロックから分周を開始する。

以上のようにして、任意の画素から読出しを開始するこ
とができ、出力データの順番が狂うことはない。またｎ
個のメモリを並列に接続しているため、シリアルクロッ
クの周波数は、１個のメモリを使う場合のｎ倍まで上げ
ることができ、高速にデータを入出力することが可能と
なる。

実施例第１図は、本発明の一実施例における主要部分のブロッ
ク図を示すものである。第１図は、デュアルポートメモ
リを３個並列に接続した場合の例であり、シリアルクロ
ックとシリアルデータに関する部分のみを示しており、
従来例の所で説明した第８図に相当するものである。そ
こで第１図において従来例と同じものは第８図のものと
同一番号を付けてある。第１図中で従来例と変わってい
るのは、AND回路33、タイミング発生回路34、切換スイ
ッチ35、遅延回路36、スイッチ37であり、他のものは第
８図のものと同じでよい。

まず、データを書込む場合について説明する。データを
書込む場合には、特に一画素単位で書込み開始位置を指
定しなくても、読出しの時に指定できるため不都合は生
じない。従って、従来と同様の方法で書込みを行なえば
よい。即ち、タイミング発生回路34から切換スイッチ35
に常にHihgレベルの信号が加えられ切換スイッチ35はＨ
側に切換えられたままとなり、切換スイッチ20〜22はＷ
側に切換えられる。そして書込むべきデータの始まるタ
イミングでタイミング発生回路34によりAND回路33のｂ
端子をHighレベルにしてやれば、従来と同様の動作で書
込みが行なわれる。

次に、データを読出す場合の動作について説明する。タ
イミング発生回路34は、表示を開始すべきデータのタイ
ミングでHighレベルとなる信号とそれより０〜２クロッ
ク分早く（後述するように、どのメモリのデータから表
示を開始するかによってクロック数を決定する）Highレ
ベルとなる信号とを出力し、前者は切換スイッチ35及び
遅延回路36に加えられ、後者はAND回路33に加えられ
る。即ち切換スイッチ35は、表示を開始すべきデータの
タイミングより前ではＬ側に切換えられており、表示を
開始すべきデータのタイミングでＨ側に切換えられる。
また、AND回路33の一方の入力には連続したシリアルク
ロック、他方には前述したようにタイミング発生回路34
からの信号が加えられる。従って、AND回路33の出力に
は、表示を開始すべきデータより０〜２クロック前のタ
イミングから始まるシリアルクロックが出力されること
になる。タイミング発生回路34からAND回路33に加えら
れる信号は、メモリＡのデータから表示を開始したい場
合には、表示を開始すべきデータのタイミングでHighレ
ベルとなる信号、メモリＢのデータから表示を開始した
い場合には、表示を開始すべきデータより１クロック前
のタイミングでHighレベルとなる信号、メモリＣのデー
タから表示を開始したい場合には、表示を開始すべきデ
ータより２クロック前のタイミングでHighレベルとなる
信号である。このようにすることにより３相クロック発
生回路32で発生された３相のシリアルクロックは常にメ
モリＡ→メモリＢ→メモリＣの順で加えられる。そし
て、読出されたデータは切換スイッチ20〜22のＲ側を経
て、スイッチ23〜25を通ってスイッチ37に加えられる。
一方、遅延回路36は他の遅延回路26〜28と同じものであ
り、メモリにシリアルクロックが入力されてからデータ
が出力されるまでの時間と同じ時間だけ遅延させるもの
である。タイミング発生回路34から遅延回路36に加えら
れる信号は前述したように、表示を開始すべきデータの
読出しクロックのタイミングでHighレベルとなる信号で
あるので、遅延回路36の出力は表示を開始すべきデータ
の出力されるタイミングでHighレベルになる信号とな
る。また、スイッチ37は遅延回路36からの信号がHighレ
ベルになった時にONになるようなスイッチである。従っ
て、スイッチ37は、表示を開始すべきデータの出力され
るタイミングでONとなり、表示すべきデータのみが出力
される。

第１図における読出し時の各部の波形を示したのが第２
図〜第５図である。第２図は、メモリＡのデータから順
に２倍に拡大して読出す場合、第３図は、メモリＢのデ
ータから順に２倍に拡大して読出す場合、第４図は、メ
モリＣのデータから順に２倍に拡大して読出す場合を示
しており、第５図は、メモリＣのデータから順に４倍に
拡大して読出す場合の各部の波形を示している。第２図
〜第５図においてａは連続したシリアルクロックであり
AND回路33の一方に入力される。ｂはタイミング発生回
路34からAND回路33に入力される信号であり、第２図に
おいては、表示を開始すべきデータの読出しタイミン
グ、第３図においては、表示を開始すべきデータの読出
しタイミングより１クロック早いタイミング、第４図，
第５図においては、表示を開始すべきデータの読出しタ
イミングより２クロック早いタイミングでHighレベルに
なる信号である。そしてｃはAND回路33の出力信号であ
り、分周回路19及び切換スイッチ35のＬ側に加えられ
る。ｄはタイミング発生回路34から切換スイッチ35及び
遅延回路36に加えられる信号であり、表示を開始すべき
データの読出しタイミングでHighレベルとなる。従っ
て、切換スイッチ35の出力はｅで示したように、ｄの信
号がLowレベルの時には分周しない信号となり、Highレ
ベルの時には分周した信号となる。このｅで示した信号
が３相クロック発生回路32に印加され、ｆ〜ｈで示され
るような３相のシリアルクロックがそれぞれメモリ29〜
メモリ31く加えられる。その結果、メモリ29〜31から切
換スイッチ20〜22のＲ側を経て、スイッチ23〜25を通っ
てｉで示したような順番にデータが出力され、スイッチ
37に入力されることになる。即ち、第２図ｉでは、表示
を開始すべきデータのタイミングからA0→B0→C0→A1→
B1→C1→…と出力され、第３図ｉでは、表示を開始すべ
きデータのタイミングより前にA0が出力された後、表示
を開始すべきデータのタイミングからB0→C0→A1→B1→
C1→…と出力され、第４図，第５図のｉでは、表示を開
始すべきデータのタイミングより前にA0とB0が出力され
た後、表示を開始すべきデータのタイミングからC0→A1
→B1→C1→…と出力される。ただし、第２図〜第５図に
おいては、わかりやすくするためにメモリにシリアルク
ロックを入力してからデータが出力されるまでの遅延時
間は無視して示しているが、遅延時間が無視できない場
合には、その分だけi,j,kのタイミングが遅れるだけで
あり、動作は同じである。ｊで示した信号は遅延回路36
の出力であるが、これはｄの信号を遅延させたものであ
り、表示を開始すべきデータの出力されるタイミングで
Highになる信号となる。前述したようにスイッチ37はｊ
の信号がHighの時にONになるので、スイッチ37の出力は
ｋで示すような信号となる。従って、第２図において
は、A0→B0→C0→…という順に時間軸が２倍に拡大され
たデータが出力され、第３図においてはB0→C0→A1→B1
→…という順に時間軸が２倍に拡大されたデータが出力
され、第４図においては、C0→A1→B1→C1→…という順
に時間軸が２倍に拡大されたデータが出力され、第５図
においては、C0→A1→B1→C1→…という順に時間軸が４
倍に拡大されたデータが出力されることになる。

また、表示終了位置については、タイミング発生回路34
から遅延回路36に加えられている信号を、表示を終了す
べきデータのタイミングでLowレベルにすることによ
り、任意の位置で表示を終了させることができる。即
ち、タイミング発生回路34から遅延回路36に、表示を終
了すべきデータの読出しタイミングでLowレベルになる
信号を送ると、遅延回路36の出力は、表示を終了すべき
データの出力されるタイミングでLowレベルとなりスイ
ッチ37がOFFとなるため、それ以降のデータは出力され
なくなる。従って、表示終了位置も一画素単位で指定す
ることができる。

以上のように、本実施例によれば、３個のデュアルポー
トメモリを並列に接続して３相のシリアルクロックを供
給しているので、メモリを１個しか使用しない場合に比
べてシリアルクロックの周波数を３倍まで上げることが
でき高速にシリアルデータの入出力を行なうことができ
る上に、読出し開始位置を一画素単位で指定して読出す
ことができる。即ち、２番目のメモリから読出しを開始
したい場合には、表示を開始すべきタイミングより１ク
ロック分早いタイミングからシリアルクロックを加える
ように構成し、メモリから出力されたデータの最初のデ
ータをマスクすることにより、２番目のメモリのデータ
から表示を開始することができる。そして、画像データ
を拡大して表示する場合においても、表示を開始すべき
タイミングからシリアルクロックの分周を開始すること
により、拡大率に関係なく常に、表示を開始すべきタイ
ミングより１クロック分早いタイミングからシリアルク
ロックを加えればよく、拡大率によってタイミングを変
える必要がない。また、３番目のメモリから読出しを開
始したい場合には、表示を開始すべきタイミングより２
クロック分早いタイミングからシリアルクロックを加
え、メモリから出力されたデータの最初の２つのデータ
をマスクすることにより、３番目のメモリのデータから
読出しを開始することができ、これらのタイミングは拡
大率を変えた場合にも変更する必要がない。従って、タ
イミング発生回路は簡単な構成で実現できるとともに、
本実施例においては、３相クロックを発生させる順番を
変える必要もない。

なお、本実施例においては、３個のデュアルポートメモ
リを並列に接続して使用しているが、３個に限ることな
く何個でもよい。また、使用するメモリの種類もデュア
ルポートメモリでなくても、シリアルデータの入出力を
シリアルクロックにより行なうことができるものであれ
ば、どのようなものでもよい。

発明の効果以上説明したように、本発明によれば、画像データを高
速にメモリに入出力することができるとともに、読出し
開始位置を一画素単位で指定しても不都合を生じること
がなく、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例の画像記憶装置の主要
部分のブロック図、第２図〜第５図は、同実施例の各部
の信号を示す動作波形図、第６図は従来の画像記憶装置
の一例のブロック図、第７図はシリアルクロックにより
シリアルデータの入出力ができるメモリの一例のブロッ
ク図、第８図は従来の画像記憶装置の一例におけるシリ
アルデータの入出力部の主要部分のブロック図、第９
図，第10図は第８図の各部の信号を示す動作波形図であ
る。 3,29,30,31……シリアルクロックによりシリアルデータ
の入出力ができるメモリ、5,34……タイミング発生回
路、16……データレジスタ、17……ポインタ、19……分
周回路、20,21,22,35……切換スイッチ、23,24,25,37…
…スイッチ、26,27,28,36……遅延回路、32……３相ク
ロック発生回路、33……AND回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/36 Ｗ 9177−5Ｇ

Claims

【特許請求の範囲】

【請求項１】シリアルクロックを入力することによりシ
リアルデータを入出力することのできるメモリをｎ個、
シリアルクロック入力端子とシリアルデータ入出力端子
以外の端子をすべて並列に接続し、ｎ相のシリアルクロ
ックを前記各メモリのシリアルクロック入力端子に印加
するように構成すると共に、前記各メモリのシリアルデ
ータ入出力端子はシリアルデータの入力時には全て並列
接続となり、シリアルデータの出力時には前記ｎ相のシ
リアルクロックにより前記各メモリの対応するシリアル
データ入出力端子のみが出力に接続されるように構成
し、ｉ番目（ｉ≦ｎ）のメモリから順にデータを読出し
たい場合には表示を開始すべきデータのタイミングより
（ｉ−１）クロック分だけ早くからシリアルクロックを
印加する手段と、出力部において表示を開始すべきデー
タより前のデータは通過させないようにする出力ゲート
手段と、表示を開始すべきデータのタイミングからシリ
アルクロックの分周を開始する分周手段とを備えたこと
を特徴とする画像記憶装置。