JPS6111529B2 - - Google Patents
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- Publication number
- JPS6111529B2 JPS6111529B2 JP65579A JP65579A JPS6111529B2 JP S6111529 B2 JPS6111529 B2 JP S6111529B2 JP 65579 A JP65579 A JP 65579A JP 65579 A JP65579 A JP 65579A JP S6111529 B2 JPS6111529 B2 JP S6111529B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- thyristor
- time
- turn
- forward voltage
- Prior art date
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- Expired
Links
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- 238000000034 method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
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- 101100217298 Mus musculus Aspm gene Proteins 0.000 description 2
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Landscapes
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明は制御整流素子の破壊、特にターンオフ
失敗、或は、急峻な順電圧上昇による誤点弧によ
る制御整流素子の破壊などを防ぐに好適な保護装
置に関するものである。
失敗、或は、急峻な順電圧上昇による誤点弧によ
る制御整流素子の破壊などを防ぐに好適な保護装
置に関するものである。
制御整流素子、例えばサイリスタはターンオフ
タイムの限界近くでターンオフ失敗したり、ある
いは急峻な順電圧上昇によつて誤点弧した場合に
は局部的に点弧するため電流の集中が起り、素子
は破壊に至ることが多い。
タイムの限界近くでターンオフ失敗したり、ある
いは急峻な順電圧上昇によつて誤点弧した場合に
は局部的に点弧するため電流の集中が起り、素子
は破壊に至ることが多い。
このため、サイリスタを保護する種々の方式が
考えられてきた。その代表的なものは強制点弧方
式として知られている。これはサイリスタの逆電
圧期間を検出して、それがターンオフタイムより
短い時にはゲートパルスを加えて、該サイリスタ
を強制的に点弧して、サイリスタに過電圧が加わ
ることを未然に防止して、サイリスタを保護する
方式である。
考えられてきた。その代表的なものは強制点弧方
式として知られている。これはサイリスタの逆電
圧期間を検出して、それがターンオフタイムより
短い時にはゲートパルスを加えて、該サイリスタ
を強制的に点弧して、サイリスタに過電圧が加わ
ることを未然に防止して、サイリスタを保護する
方式である。
しかしながら、ターンオフタイムはアノード電
流、その減衰率、逆電圧および再び順電圧が印加
される時の立上りと尖頭値、さらにサイリスタに
おけるpn接合温度などによつて変化する。従つ
て、強制点弧させる逆電圧期間の設定値としては
最もターンオフタイムが短かくなる条件を想定し
て決められる。
流、その減衰率、逆電圧および再び順電圧が印加
される時の立上りと尖頭値、さらにサイリスタに
おけるpn接合温度などによつて変化する。従つ
て、強制点弧させる逆電圧期間の設定値としては
最もターンオフタイムが短かくなる条件を想定し
て決められる。
従つて、この方式は装置の信頼性を向上する点
で大きな効果を持つているが、サイリスタの能力
を限界まで用いる点から見ると充分ではない。
で大きな効果を持つているが、サイリスタの能力
を限界まで用いる点から見ると充分ではない。
また、サイリスタのターンオフタイムの限界、
順電圧上昇率耐量を試験する装置においてはサイ
リスタの破壊を防止する保護装置を必要とする。
従来は抵抗などをいれて、アノード電流を制限す
る回路とか、比較的小さいコンデンサを用い、サ
イリスタが点弧した時、コンデンサ電圧がすぐに
減少するような回路方式で、点弧時のスイツチン
グロスを低減して、破壊を防止している。しか
し、この方式では実際に使用する回路と異なる条
件でターンオフタイムもしくはdv／dt耐量を測
定することになる。従つて、サイリスタをその能
力の限界近くで使用する場合には、実際の回路で
ターンオフタイム、dv／dt耐量を測定する必要
がある。この測定では多くの場合サイリスタを破
壊することになる。
順電圧上昇率耐量を試験する装置においてはサイ
リスタの破壊を防止する保護装置を必要とする。
従来は抵抗などをいれて、アノード電流を制限す
る回路とか、比較的小さいコンデンサを用い、サ
イリスタが点弧した時、コンデンサ電圧がすぐに
減少するような回路方式で、点弧時のスイツチン
グロスを低減して、破壊を防止している。しか
し、この方式では実際に使用する回路と異なる条
件でターンオフタイムもしくはdv／dt耐量を測
定することになる。従つて、サイリスタをその能
力の限界近くで使用する場合には、実際の回路で
ターンオフタイム、dv／dt耐量を測定する必要
がある。この測定では多くの場合サイリスタを破
壊することになる。
それゆえ、本発明の目的は制御整流素子がター
ンオフ失敗或は、急峻な順電圧上昇によつて誤点
弧した時などに該制御整流素子の破壊を防止する
保護装置を提供するにある。
ンオフ失敗或は、急峻な順電圧上昇によつて誤点
弧した時などに該制御整流素子の破壊を防止する
保護装置を提供するにある。
本発明は制御整流素子がターンオフ失敗、或は
急峻な順電圧上昇によつて誤点弧する時には制御
整流素子のアノードとカソード間の順電圧が減少
し、かつ順電流が増加する点に着目し、これを検
出して該制御電流素子にゲートパルスを与えて、
電流の通電する面積を増大し、電流の局部集中を
防ぐことによつて、制御整流素子の破壊を防止す
るようにしたものである。
急峻な順電圧上昇によつて誤点弧する時には制御
整流素子のアノードとカソード間の順電圧が減少
し、かつ順電流が増加する点に着目し、これを検
出して該制御電流素子にゲートパルスを与えて、
電流の通電する面積を増大し、電流の局部集中を
防ぐことによつて、制御整流素子の破壊を防止す
るようにしたものである。
この方式では実際に制御整流素子が誤点弧した
ことを検出してから、保護装置が動作する。従つ
て、外部回路条件および接合温度に応じて、制御
整流素子の能力を限界まで使用することができ
る。また、この点からターンオフタイム、dv／
dt耐量を非破壊で測定することが可能になる。
ことを検出してから、保護装置が動作する。従つ
て、外部回路条件および接合温度に応じて、制御
整流素子の能力を限界まで使用することができ
る。また、この点からターンオフタイム、dv／
dt耐量を非破壊で測定することが可能になる。
第１図に順電圧印加時のサイリスタの電圧、電
流波形を示す。ターンオフ後の順電圧の再印加時
および単に順電圧を印加した時に、サイリスタが
順阻止能力を回復していても、サイリスタには電
流が流れる。これは容量性の電流成分、一般に変
位電流と呼ばれ、AK間電圧の時間変化率に比例
する。
流波形を示す。ターンオフ後の順電圧の再印加時
および単に順電圧を印加した時に、サイリスタが
順阻止能力を回復していても、サイリスタには電
流が流れる。これは容量性の電流成分、一般に変
位電流と呼ばれ、AK間電圧の時間変化率に比例
する。
また誤点弧した場合の波形を第２図に示す。
尚、第２図において、時刻t1は誤点弧時刻を示し
ている。
尚、第２図において、時刻t1は誤点弧時刻を示し
ている。
これらの波形から明らかなように、サイリスタ
の順電圧が減少し、順電流が増加するのは誤点弧
した時だけである。従つて、これを検出してゲー
トパルスを該サイリスタに加えれば破壊を防止す
ることができる。
の順電圧が減少し、順電流が増加するのは誤点弧
した時だけである。従つて、これを検出してゲー
トパルスを該サイリスタに加えれば破壊を防止す
ることができる。
第３図は本発明の一実施例である。
サイリスタの保護装置は３つの回路より構成さ
れている。第１の回路１は順電圧の時間変化率
dv／dtの正負を検出する。第２の回路２は順電
流の時間変化率di／dtの正負を判定する。第３の
回路３はdv／dtが負で、di／dtが正の時にゲート
パルスを発生する回路である。第１および第２の
回路１，２は入力波形の遅延回路と入力波形とそ
の遅延波形の比較回路より構成される。第１の回
路１において、サンプルアンドホールドアンプ
（以下SHAと略す）１はCLOCKに従つて、動作
する。CLOCKが“１”の時SHA１には電圧の値
が取りこまれ、CLOCKが“０”の時SHA１はホ
ールドされる。実際の回路ではCLOCKの周期は
数MHz、SHAがサンプルする時間およびそのあ
とに接続されるDELEY回路の遅延時間は数百ナ
ノ秒に選ばれる。この回路によつて、電圧波形よ
り数百ナノ秒遅れた波形が得られる。尚、SHA
１の入力にはダイオードが接続されており、逆電
圧はしや断される。入力波形とその遅延波形を比
較器に入力すると、順電圧上昇率dv／dtが正の
時に“０”、dv／dtが負の時“１”の信号を発生
する。
れている。第１の回路１は順電圧の時間変化率
dv／dtの正負を検出する。第２の回路２は順電
流の時間変化率di／dtの正負を判定する。第３の
回路３はdv／dtが負で、di／dtが正の時にゲート
パルスを発生する回路である。第１および第２の
回路１，２は入力波形の遅延回路と入力波形とそ
の遅延波形の比較回路より構成される。第１の回
路１において、サンプルアンドホールドアンプ
（以下SHAと略す）１はCLOCKに従つて、動作
する。CLOCKが“１”の時SHA１には電圧の値
が取りこまれ、CLOCKが“０”の時SHA１はホ
ールドされる。実際の回路ではCLOCKの周期は
数MHz、SHAがサンプルする時間およびそのあ
とに接続されるDELEY回路の遅延時間は数百ナ
ノ秒に選ばれる。この回路によつて、電圧波形よ
り数百ナノ秒遅れた波形が得られる。尚、SHA
１の入力にはダイオードが接続されており、逆電
圧はしや断される。入力波形とその遅延波形を比
較器に入力すると、順電圧上昇率dv／dtが正の
時に“０”、dv／dtが負の時“１”の信号を発生
する。
第２の回路２の動作も第１の回路と同様であ
る。ただし、この回路では入力波形を比較器のプ
ラス、遅延波形をマイナスに入力して、順電流上
昇率di／dtが正の時に“１”、di／dtが負の時に
“０”の信号を発生する。
る。ただし、この回路では入力波形を比較器のプ
ラス、遅延波形をマイナスに入力して、順電流上
昇率di／dtが正の時に“１”、di／dtが負の時に
“０”の信号を発生する。
第３の回路３は第１の回路の出力および第２の
回路の出力が“１”の時にパルスを発生する
AND回路とそれを増幅するパルス増幅器から構
成される。
回路の出力が“１”の時にパルスを発生する
AND回路とそれを増幅するパルス増幅器から構
成される。
第１〜第３の回路を構成している各回路はいづ
れも公知の回路である。
れも公知の回路である。
順電流上昇率の測定として、コワレスキーコイ
ルなどを用いてもよい。また、波形にノイズがの
つてくる場合には入力側にフイルターをいれると
よい。
ルなどを用いてもよい。また、波形にノイズがの
つてくる場合には入力側にフイルターをいれると
よい。
本発明によれば、実際に制御整流素子が誤点弧
したことを検出してから、保護装置が動作する。
従つて、外部回路条件および接合温度に応じて、
ターンオフタイムおよび順電圧上昇率耐量に関し
て、制御整流素子の能力の限界まで使用すること
ができる。また、サイリスタのターンオフタイム
および順電圧上昇率耐量の測定において、その限
界でもサイリスタは破壊しないように保護できる
ので、非破壊測定が可能になる。
したことを検出してから、保護装置が動作する。
従つて、外部回路条件および接合温度に応じて、
ターンオフタイムおよび順電圧上昇率耐量に関し
て、制御整流素子の能力の限界まで使用すること
ができる。また、サイリスタのターンオフタイム
および順電圧上昇率耐量の測定において、その限
界でもサイリスタは破壊しないように保護できる
ので、非破壊測定が可能になる。
本発明は、単一のサイリスタだけでなく、トラ
ンジスタや２個のサイリスタを逆並列接続した双
方向サイリスタ、サイリスタとダイオードあるい
はトランジスタを複合化した複合形サイリスタな
どにも適用できる。
ンジスタや２個のサイリスタを逆並列接続した双
方向サイリスタ、サイリスタとダイオードあるい
はトランジスタを複合化した複合形サイリスタな
どにも適用できる。
第１図、第２図はいづれも電圧、電流の時間的
変化を示しており、第１図はサイリスタが正常に
ターンオフする場合の特性図、第２図はサイリス
タが誤点弧する場合の特性図、第３図は本発明の
一実施例を示す回路接続図である。 １〜３……第１〜第３の回路。
変化を示しており、第１図はサイリスタが正常に
ターンオフする場合の特性図、第２図はサイリス
タが誤点弧する場合の特性図、第３図は本発明の
一実施例を示す回路接続図である。 １〜３……第１〜第３の回路。
Claims (1)
- １ 制御整流素子のアノードとカソード間順電圧
の時間変化率を判定する回路、順電流の時間変化
率を判定する回路および順電圧の時間変化率が負
で順電流の時間変化率が正の時ゲートパルスを発
生して、該制御整流素子を点弧する回路よりなる
制御整流素子の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65579A JPS5594531A (en) | 1979-01-10 | 1979-01-10 | Device for protecting controlled rectifying element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP65579A JPS5594531A (en) | 1979-01-10 | 1979-01-10 | Device for protecting controlled rectifying element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5594531A JPS5594531A (en) | 1980-07-18 |
| JPS6111529B2 true JPS6111529B2 (ja) | 1986-04-03 |
Family
ID=11479727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP65579A Granted JPS5594531A (en) | 1979-01-10 | 1979-01-10 | Device for protecting controlled rectifying element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5594531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210226U (ja) * | 1988-06-22 | 1990-01-23 | ||
| JPH0468825U (ja) * | 1990-10-26 | 1992-06-18 |
-
1979
- 1979-01-10 JP JP65579A patent/JPS5594531A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210226U (ja) * | 1988-06-22 | 1990-01-23 | ||
| JPH0468825U (ja) * | 1990-10-26 | 1992-06-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5594531A (en) | 1980-07-18 |
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