JPS61117870A

JPS61117870A - 半導体集積回路装置の製造方法

Info

Publication number: JPS61117870A
Application number: JP59238564A
Authority: JP
Inventors: Akira Kawakatsu; 川勝　章
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-11-14
Filing date: 1984-11-14
Publication date: 1986-06-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、バイポー２型の半導体集積回路装置の製造
方法に関する。

（従来の技術）パイｌ−ラ星半導体集積回路装置の回路動作速度は、主
として回路を構成する素子書記線の寄生容量、トランジ
スタのベース抵抗Ｖｂｂ’および遮断周波数ｆＴによっ
て決定される。

近年提案された高速の半導体集積回路の多くは微細化と
厚い酸化膜上に形成する多結晶シリコン抵抗によって寄
生容量を低減している。

また、通常電極金属の微細加工限夏とマスク合わせ余裕
とによって規定されるトランジスタのベース面積を多結
晶シリコンを用いて電極音引き出すことによって減少さ
せ、動作速度への寄与の大きいＣ−Ｂ接合容量を低減す
る。

一方、ベースｖｂｂ’の低減には、不活性ベースを低抵
抗化するとともに、エミツタ幅を可能な限り細くしてエ
ミッタ直下の活性ベース抵抗を減少することが有効であ
り、また逅断周波数ｆＴを高めるには、エミッタおよび
活性ベース層の接合を浅くすることが必要である。

これらの事項を実現することを目的として提案された製
造方法として、特願昭５７−１２７５６３号に記載の製
造方法を例にとって、従来技術を説明する。

第２図（／１）〜第２１ｆｆｉＣ）は従来の製造工程を
説明するための断面構造図である。まず、第２図囚は公
知の技術によってＰ−型基板１にＮ＋星型埋込散２’ｔ
ｍし、）ランノスタのコレクタとなるＮ″″型エピタキ
シャル層３の育成、素子分離シリコン、酸化膜４による
分離工程をえ１て、コレクタ抵抗低減用のＰ１ディープ
コレクタ（コレクタシンク）領域５を上記Ｎ”Ｗ埋込層
２に到達するまでに拡散した状Ｍ４を示す。

次に、第２図の）のように、Ｎ−型エピタキシャル層３
の表面に、硼素を含む重い化合物イオン、たとえばＢＦ
、　　のイオン注入によって浅い活性ベース（メインペ
ースン層６□を形成し、その後多結晶シリコン層７を成
長させ、シリコン酸化膜とシリコン窒化膜とからなる耐
酸化性マスク層８を積層する。

続いて１通常の写真蝕刻技術によシ、第２図（Ｑのよう
に、必要部分の耐酸化性のマスク層８１＋８１＋８ｍ＝
８＋ｆｔ残し、他の部分を除去した後、蝕刻を用いたレ
ゾスト層８０．．８０．．８０．．８０４　　と残存耐
酸化性マスク層８．、８．、８．、８．とをマスクとし
て、硼素を多結晶シリコン層７を通して、単結晶シリコ
ン領域に到達する加速エネルギでイオン注入し、活性ペ
ース層６１の一部に高濃度ベース領域６ｔ’に形成する
。

次に、レジスト層８０１〜８０４ヲ除去し、アニールを
行なった後、第２図０に示すように不要部分の多結晶シ
リコン層７を高圧散化によってシリコン酸化膜９に変換
する。

次に、耐酸化性マスク層８＋　、８ｔ、８ｍ、８ａｔ除
去し、多結晶シリコン層７１　、７！　＋　７ｓ　ｒ　
７４の表面を薄く識化し丸後、第２図■のようにレノス
ト層８０Ｉ。

ｓｏ＠、ｓｏマ　をマスクとして多結晶シリコン層７．
。

７１に砒素を高濃度にイオン注入する。ここで耐酸化性
マスク層８．　、８．　、８．　、８４の下層のシリコ
ン酸化膜の除去に際して、高圧酸化時に生じたくさび状
の酸化膜の張り出し、すなわちバーズビーク（ｂｉｒｄ
’ｓ　ｂｅａｋ　）を除去するために十分オーバエッチ
を行なうことが必要である。

次Ｋ、レゾスト層８０．　、８０ａ　、　８０ｖを除去
し、比較的低温で酸化すると、第２図頭のように高濃度
の砒素を含む多結晶シリコン層７．，７．上には他の部
分の多結晶シリコン層７１，７．上よシも厚い酸化膜が
成長する。この酸化膜厚の差を利用して、多結晶シリコ
ン層７１１７４のみに自己整合的に高濃度の硼素をイオ
ン注入し、非酸化性雰囲気中で熱処理を施し、低抵抗の
不活性ベース１０、エミッタ領域１１を形成する。

その後、第２図旬のようにコンタクトホールを開窓し、
金属電極１２Ｂ　−１２１，１２ｓ　、１２４．１２１
　　を形成して、半導体集積回路を完成する。

コンタクトホールは周囲の厚い酸化膜９にょジ多結晶シ
リコンよりも大きい寸法で自己整合的に形成することが
でき、ｉたベース電極は、多結晶シリコン層７Ｉによっ
て素子領域の外部に引き出され、その上に金属電極１２
１が接続される。

なお、エミッタ領域１１の紙面にｆｉ［方向の両端は素
子分離シリコン酸化膜４に接したウォールドエンツタ（
Ｗａｌｌｅｄ　ｅｍｉｔｔｅｒ　）構造をなしている。

上記の製造方法では、Ｃ−Ｅ間耐圧の高いウォールドエ
ミッタトランジスタを容易に形成することができ、さら
に多結晶シリ；ン層によってベース電極を取り出してい
るので、素子面積が著しく縮小され、Ｃ−Ｂ関接合答量
の低減に効果がある。

また、不活性ベース１０および高濃度ベース領域６．が
ともに低抵抗であるため、ベース抵抗Ｖｂｂ’も低減さ
れる。

（発明が解決しようとする問題点）このように、上記方法は以前の製造方法に比較して、は
るかに改善されているが、活性ペース６１の形成にＢＦ
！＋などの化合物イオン注入を用いても、高圧酸化工程
で拡散が進行するため、最終的な活性ベースの接合深さ
は約０．４μｍ程度になり、遮断周波数ｆＴは５ＧＨ，
程度が限界となる。

また、既述のように、耐酸化性マスク層８１１　ｓ、　
１８、　、８４の除去の際にバーズビークを除去するた
め。

シリコン酸化ｇｅを十分にオーバエッチする必要があり
、さらに、コンタクトホール開口時に、高濃度の燐と砒
素ヲ含むコレクタ電極の多結晶シリコン層７．の上に酸
化膜厚がエミッタ領域１１上の多結晶シリコン層７．上
の酸化膜よジも厚いため、エミッタ領域部分の酸化膜は
過剰にエツチングされる。

このため、エミッタの側面部にベースが露出し、金属電
極によってエミッタとベースが短絡スる危険性が大きい
欠点がある。

この発８Ａは、前記従来技術がもっている問題点のうち
、遮断周波数ｆＴが低いこと、バーズビークを除去する
だめのシリコン酸化膜のオーバエッチの必要性とエミッ
タ領域部分の酸化膜の過剰エツチングおよびエミッタと
ベース間短絡の危険性がある点について解決した半導体
集積回路装置の製造方法を提供するものである。

（問題点を解決するための手段）この発明は、半導体集積回路装置において、素子分離工
程終了後、多結晶シリコン耐酸化性マスク層を形成する
工程と、エピタキシャル層に高＠匪ベース層を形成する
とともに多結晶シリコンの選択酸化を行って耐酸化性マ
スク層を除去して多結晶シリコン表面を酸化する工程と
、この多結晶シリコンの一部に選択時に高濃度の不純物
を導入した後、熱処理して低抵抗不活性ベースを形成す
る工程と、全面に再度不純物を導入した後、コンタクト
ホールを形成する工程と、エミッタ電極の多結晶シリコ
ンからの拡散によって活性ペースを形成する工程と、活
性ベース領域中にエミッタ領域を形成する工程とを導入
したものである。

（作　用）この発明によれば１以上のよりな工８を導入したので、
素子分離工程終了後、直ちに多結晶シリコン耐酸化性マ
スクを形成し、高濃度ペース層をエピタキシャル層に形
成するとともＫ、多結晶シリコン層の選択酸化を行い、
次いで耐震化性マスク層除去に多結晶シリコン層の表面
を酸化し、マスクを用いて多結晶シリコン層の一部に高
濃度の不純物を導入し、かつ熱処理を行ってエピタキシ
ャル層に低抵抗不活性ペース領域を形成し、全面に不純
物をイオン注入し死後、コンタクトホールを開口し、エ
ミッタ電極となる多結晶シリコン層からの拡散によって
活性ペースを形成し、このニオツタ電極の多結晶シリコ
ン層に選択的不純物を導入して熱処理を行うととくよｐ
活性ベース領域中にエミッタ領域を形成する。

（実施例）以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図囚〜第１図（
Ｉ）はその一実施例による製造工程を示す断面構造図で
あシ、従来例と同一部分には同一符号を付して、適宜そ
の説明全省略する。

まず、第２図囚の場合と同様にして、素子分離工程を経
て、Ｎ−型エピタキシャル層３，３ａｔ露出後、直ちに
多結晶シリコン層７、耐酸化性マスク層８を第１図（４
）のように積層する。

多結晶シリコン層７４−ｊ２０００〜５０００人程度、
好ましくは３０００１程度の膜厚が適当であり、耐酸化
性マスク層８は多結晶シリコン層７を熱酸化した２００
人程度のシリコン酸化膜上に、ＣＶＤ法により、ｓｏｏ
〜２０００＾のシリコン窒化膜を積層した２層膜である
。

次に、第１図■に示すように、写真蝕刻法にょフ、所定
部分の耐震化性マスク層８．　、　Ｓｔ　、　８ｓ　、
　８４を残し、他の部分を除去した後、その残存マスク
層および蝕刻用レノスト層８０ｓ　、　８０ｔ　−８０
ｍ　、８０４をマスクとして、多結晶シリコン層７全通
して、ｆ盤エビメキクヤル層３中に硼素を１〜５Ｘ１０
”ｃｌＲ″″程度イオン注入し、高濃度ペース層（不活
性ペースの一部）６．を形成する。注入エネルギは多結
晶シリコン層７１−３０００＾とした場合、約１５０Ｋ
ｅＶ程度である。

次に、第１図（Ｏに示すようＫ、レノスト層８０．　。

８０１　、８０ｍ　、８０ｍを除去し、必要に応じ、適
度のアニールを行なつ死後、多結晶シリコン層７を選択
酸化し、不要部分をシリコン酸化膜９に変換する。

このとき、耐酸化性マスク層８．　、８２．８．　、８
．直下の多結晶シリコン層は、トツンソスタの各電極と
なる多結晶シリコン層７．　、７．　、７．および多結
晶シリコン抵抗となる多結晶シリコン層７４として残り
、相互に分離される。

また、従来例と異なり、活性ペースを形成する前に選択
酸化を行なうので、比較的高温で、酸化を行ない、バー
ズビークの成長を抑制することが可能である。

次に、耐酸化性マスク層８＋、８ｔ、８ｓ、８ａｔ除去
するが、従来例のようにバーズビークが除去されるまで
下層のシリコン酸化ａをオーバエッチする必！！はなく
、あるいは、上層のシリコン窒化膜のみを除去し、下層
のシリコン酸化膜を残存させることも可能である。

その後、多結晶シリコン層７．　、７．　、７１．７．
の表面を第１図０のように酸化する。多結晶シリコン層
の初期膜厚が３０００人の場合、この酸化膜厚は２００
０人程度とするのが適当であり、このとき。

多結晶シリコン層７１　＋　７２　＋　７１　＋　’ｙ
４の残存膜厚は約２００ＯＡとなる。そして、レノスト
８０ｇ　、　８０ａ　。

８０７、８０．　ｋマスクとして、ペース電極となる多
結晶シリコン層７．と抵抗となる多結晶シリコン層７４
の一部に前記の酸化膜を通して硼素を１０１Ｓ〜１０　
ヌ　程度イオン注入する。前記膜厚条件の場合、注入エ
ネルギは７０〜８０　ＫｅＶが適当である。

また、第１図の例は、比較的高い抵抗値の多結晶シリコ
ン抵抗を同時形成する場合のもので、抵抗用の多結晶シ
リコン層７４にはコンタクトホールを形成する部分の近
傍にのみ高濃度の硼素を注入している。

図示しないが、レノスト層８０．を設けず、多結晶シリ
コン層７４全体に硼素を注入すれば、低抵抗も同時形成
できる。その場合″、低抵抗の最終シート抵抗はドーズ
量１．５　Ｘ　１０”　ｃｍ−”で約２００４’；’１
０．６　Ｘ　１０”α−２で約１００　”１０となる。

次Ｋ、レジスト層８０ｇ　、　８０ｓ　、　８０ｙ　、
　８０ａ　ｋ除去し、熱処理を行なって、多結晶シリコ
ン層７．がらの拡散により、エピタキシャル層３中に第
１図■に示すように高濃度ベース層６．に延在する低抵
抗の不活性ペース層１０を形成した後、再び全面に同じ
注入エネルギで硼素ｆ　５Ｘ　１０”ｃＭ−”程度イオ
ン注入し、その後、コンタクトホールを開口する。

ここで、多結晶シリコン層７．および７．の両端部には
、高濃度の硼素が、また多結晶シリコン層７１＋７８お
よび７４の中央部には低濃度の硼素が含まれ、最終的に
は、低濃度部分で形成される多結晶シリコン抵抗のシー
ト抵抗は約ＩＫＲ／Ｑとなる。

″を九、コンタクトホールの開口に際しては、多結晶シ
リコン層７１，７□７．　、７．の表面を比較的厚く熱
酸化しているため、選択酸化時にパーＸビークが形成さ
れた多結晶シリコン層のパターン周辺部と、中央部との
酸化膜厚の差は、極めて小さくなっており、かつ特定の
多結晶シリコン層上の膜厚が厚いということもないので
、従来例のように過剰のオーバエッチを必要としない。

続いて、第１図■のように、コンタクトホール開口部の
多結晶シリコン層の表面を薄く熱酸化し。

レノスト層８０□８０．。をマスクとして、コレクタと
なる多結晶シリ；ン層７．に燐ｆ：１０”ａｎ−”　　
程度イオン注入する。

なお、前記薄い酸化膜は、後の熱処理時に不純物の外方
拡散を阻止し、エピタキシャル層中への拡散金的−化す
るためのもので、ｌｏｏ＾程度以上の膜厚があれば充分
である。

次に、レジスト層８０．　、８０１゜を除去し、熱処理
を行なうことにより、多結晶シリコン層７．からの拡散
で、第１図Ｇ）に示すように、エピタキシャル層３ａ中
にディープコレクタ５′に形成すると同時に、多結晶シ
リコン層７２からの硼素拡散でエピタキシャル層３中に
、高濃度ベース層６ｔに延在する活性ペース６、が形成
される。熱処理温度・時間は自由に選択できるので、活
性ペース６１の接合を極めて浅くすることができる。

その後、レゾスト層８０ｓｓ　、　８０１ｔ　、　８０
ｔｓ　　をマスクとして、多結晶シリコン層７．　、７
．に１０１６ｃ＋ｙ＋−”程度の砒素をイオン注入する
。

レジスト層８０，１．８０．、　、８０゜の除去後、熱
処理を行ない、第１図■のように活性ペース６１中にエ
ミッタ領域１１を形成する。このとき、ディープコレク
タ５はさらに深く拡散される。

最後に、第１図（Ｉ）に示すように、全面を軽く酸化膜
エッチして、コンタクトホール上の薄いシリコン酸化膜
を除去し、金属電極配線１２．　、１２．　。

１２１　、１２４　、１２４施して、半導体集積回路装
置を完成する。

（発明の効果）以上詳述したように、この発明によれば、従来技術の小
寄生容量・低ペース抵抗という利点を損なうことなく、
活性ベースの接合深さを０，２μｍないしそれ以下に減
じ、１０　ＧＨｚ　ｆ超えるｉｆｃ実現でき、したがっ
て、集積回路の動作速度をさらに著しく高速化すること
ができる。

また、従来の製造方法においては、耐酸化性マスク層除
去の際のバーズビークの除去とコンタクト開口の際にコ
レクタ上の酸化膜厚が最も厚いこトノタめに２度に渡っ
てエミッタ周辺の酸化膜を過剰にエツチングする必要が
あったが、この発明の方法においては、不純物を含まが
い多結晶シリコン層の表面をバーズビークを残したまま
熱駿化した後、コンタクトホールを開口しているので、
殆んど過剰なエツチングを行なう必要がなく、エミッタ
周囲の酸化膜は充分に専く残存する。したがって、エミ
ッタ側面にペースが露出することによるエミッタペース
接合短絡が生ずるおそれは全くない。

さらに、同一の多結晶シリコン層からの拡散により、順
次活性ペースとエミッタ１３とを形成し、かつ両者の形
成の間に他の熱処理工程がないので、ウェハ面内あるい
はウェハ間におけるトランソスタ特性、特に電流増幅率
ｈＦｇの均一性を著しく向上させることができるという
利点がある。

また、従来の製造方法では、多結晶シリコン抵抗のシー
ト抵抗は一種類であったが、この発明の製造方法では、
不活性ペースと同時に低抵抗、活性ペースと同時に高抵
抗を形成することができ、２８１類のシート抵抗を得る
ことができる。

一般に、バイポーラ屋集積回路では数十Ωから数十にΩ
の広範囲な抵抗を小面積で形成するために、通例複数の
種類のシート抵抗を必要とする。

従来法で、この発明の製造方法と同じ２８［のシート抵
抗を得るためには、さらにマスク工程とイオン注入工程
を必要とするため、実質的には、この発明の製造方法に
よれば、活性ペース形成のイオン注入工程が不要となり
、工程を短縮できるという利点がある。

以上のように１本発明は、高速動作に適し特性の安定し
た回路素子を従来よりも短い工程で形成することを可能
にし、　ＥＣＬ／ＣＭＬ系の高速高集積ＬＳ　Ｉをはじ
めとする半導体集積回路装置の製造に広く供することが
できるものである。

【図面の簡単な説明】

第１図四〜第１図（Ｉ）はこの発明の半導体集積回路装
置の製造方法の一実施例の工程を示す断面図、第２図囚
〜第２図旬は従来の半導体集積回路装置の製造方法の製
造工程を示す断面図である。１・・・シリコン基板、２・・・埋込拡散１．３，３ａ
・・・エピタキシャル層、４・・・素子分離シリコン酸
化膜、５・・・ディープコレクタ、６．・・・ｌ’１ヘ
ース、６゜・・・高濃度ペース領域、７，７．〜７４・
・・多結晶シリコン層、８，８．〜８４・・・耐醒化性
マスク層、９・・・シリコン陵化Ｊ［，１０・・・不活
性ペース、１１・・・エミッタ領域、１２１〜１２１１
・・・金属電極。特許出履人　沖電気工業株式会社第１図第１図１ニジリフア基板４：素子＠艮シリフシ西臭化Ｊν ５：ｆ２−？フレフタ６１：活・吐ベース６２：高Ｊ度ベース餉ｐへ７１〜７４：＋結晶ン・１コノＩ８．８１〜８４：耐融イＣ，トユマスグ膚９；ンリフン
鹸化原１１：工：ツタ希頁ｐ（１２１〜１２５：金屑ｇ！Ｌ登第２図第２図

Claims

【特許請求の範囲】

（１）一主面に絶縁物で画定された第１導電型の第１領
域を有する半導体基体に多結晶半導体材料を被着し、そ
の選択された表面に耐酸化性マスク層を形成する工程と
、表面に前記耐酸化性マスク層を有しない部分の前記第
１領域に第２導電型の第２領域を形成する工程と、表面
に前記耐酸化性マスク層を有しない領域の前記多結晶半
導体材料を選択酸化する工程と、前記耐酸化性マスク層
を除去した後、前記多結晶半導体材料の表面を酸化する
工程と、前記多結晶半導体材料の選択された領域に第２
導電型不純物を導入した後、熱処理を行ない、前記第１
領域の一部に前記第２領域に延在する第２導電型の第３
領域を形成する工程と、前記多結晶半導体材料の一部ま
たは全部に第２導電型不純物を導入した後、前記多結晶
半導体材料の選択された表面を露出する工程と、熱処理
により、前記第１領域の一部に前記第２領域に延在する
第２導電型の第４領域を形成する工程と、前記多結晶半
導体材料の選択された領域に第１導電型の不純物を導入
した後、熱処理を行ない、前記第４領域内に第１導電型
の第５領域を形成する工程とを有する半導体集積回路装
置の製造方法。
（２）前記絶縁物を二酸化シリコン、前記半導体基体を
シリコン基体、前記多結晶半導体材料を多結晶シリコン
、前記耐酸化性マスクを窒化シリコン膜または窒化シリ
コンと二酸化シリコンより成る膜とすることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置の製
造方法。
（３）前記第１導電型をＮ型にし、前記第２導電型をＰ
型とすることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置の製造方法。
（４）前記第１導電型不純物を砒素としかつ前記第２導
電型を硼素とすることを特徴とする特許請求の範囲第１
項および第２項記載の半導体集積回路装置の製造方法。
（５）前記多結晶半導体材料の選択された表面を露出す
る工程の後、この表面を薄く酸化する工程を有すること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置の製造方法。
（６）前記半導体基板は第２導電型半導体基板に第１導
電型埋込拡散層と第１導電型エピタキシャル層を形成し
、素子分離を行なう工程によつて製造されることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
の製造方法。
（７）前記第１領域は前記絶縁物で画定される二つの領
域に分割され、その一方に前記第２領域、第３領域、第
４領域、第５領域を形成し、他方に第１導電型の第６領
域を形成することを特徴とする特許請求の範囲第１項お
よび第５項記載の半導体集積回路装置の製造方法。
（８）前記第１導電型の第６領域の形成に際し、前記多
結晶半導体材料の選択された表面を露出する工程の後、
前記第４領域を形成する工程の前に、多結晶半導体材料
の一部に第１導電型不純物を導入する工程を有すること
を特徴とする特許請求の範囲第７項記載の半導体集積回
路装置の製造方法。
（９）前記第１導電型不純物を燐とすることを特徴とす
る特許請求の範囲第８項記載の半導体集積回路装置の製
造方法。