JPS5856433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5856433A JPS5856433A JP56155042A JP15504281A JPS5856433A JP S5856433 A JPS5856433 A JP S5856433A JP 56155042 A JP56155042 A JP 56155042A JP 15504281 A JP15504281 A JP 15504281A JP S5856433 A JPS5856433 A JP S5856433A
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- JP
- Japan
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- layer
- oxide film
- polycrystalline silicon
- forming
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、よシ詳しくは半導゛体
集積回路の製造において特にアインレーシ冒ン領斌の上
の酸化膜を、当該酸化膜上に形成される第１層配線と前
記半導体基板との間の容：ｉｅ小にする目的で厚く形成
する方法に関する。
集積回路の製造において特にアインレーシ冒ン領斌の上
の酸化膜を、当該酸化膜上に形成される第１層配線と前
記半導体基板との間の容：ｉｅ小にする目的で厚く形成
する方法に関する。
例えはバイポーラ半導体集積回路の如き半導体集積回路
の製造において、厚く形成したフィールド酸化膜で回路
の能動素子形成領域を囲む技術が開発されている。第１
図（、）の断面図を参照すると、ｌはＰ型シリコン基板
、２は耐型埋込層、３はＮ型エピタキシャル層、４はＮ
＋型エミッタ領域、５はＰ型ベース領域、６はこれらの
領域を島のように囲むＰ型アイソレージ、ン領域、７は
約８ｏｏ。
の製造において、厚く形成したフィールド酸化膜で回路
の能動素子形成領域を囲む技術が開発されている。第１
図（、）の断面図を参照すると、ｌはＰ型シリコン基板
、２は耐型埋込層、３はＮ型エピタキシャル層、４はＮ
＋型エミッタ領域、５はＰ型ベース領域、６はこれらの
領域を島のように囲むＰ型アイソレージ、ン領域、７は
約８ｏｏ。
（Ｘ）の厚さの酸化膜（二酸化シリコン（ＳｔＯ，）膜
）、７’ハｌ ｏ ｏ ｏ 〜ｌｓ ｏ ｏ ＣＸ）ｏ
厚ｒｏ酸（ｔ［，８は酸化膜７を形成する選択酸化の際
にマスクとして用いた窒化シリコン（Ｓｉ、Ｎ４）膜
である、以後の工程にてコレクタコンタクト領域、電極
などを形成して半導体集積回路を完了する。なお、第１
図（ａ）においてコレクタコンタクト領域（第２図（ｆ
）参照）は図示されていない。
）、７’ハｌ ｏ ｏ ｏ 〜ｌｓ ｏ ｏ ＣＸ）ｏ
厚ｒｏ酸（ｔ［，８は酸化膜７を形成する選択酸化の際
にマスクとして用いた窒化シリコン（Ｓｉ、Ｎ４）膜
である、以後の工程にてコレクタコンタクト領域、電極
などを形成して半導体集積回路を完了する。なお、第１
図（ａ）においてコレクタコンタクト領域（第２図（ｆ
）参照）は図示されていない。
このように厚い酸化１１１！７＝ｔペース領域５の周囲
に形成することによりて、ベース領域の側面の容量Ｃを
減少せしめ得る。かかる技術においては、アイソレーシ
ョン領域６、ペース領域５などの上に窒化シリコン膜を
残して選択酸化を行ない、以後は自己整合法によってそ
の他の素子を形成し得る利点がある。
に形成することによりて、ベース領域の側面の容量Ｃを
減少せしめ得る。かかる技術においては、アイソレーシ
ョン領域６、ペース領域５などの上に窒化シリコン膜を
残して選択酸化を行ない、以後は自己整合法によってそ
の他の素子を形成し得る利点がある。
かかる半導体集積回路において、能動素子または受動素
子が形成された領域は、島の如くにアイソレージ、ン領
域で囲まれるので、アイソレージ冒ン領域の上には必ら
ず配線が形成される。第１図（ｂ）Ｋ示される如くアイ
ソレージ、ン領竣６の上にかかる配線９を形成した場合
に、この層６の上には酸化膜７′が形成されているが、
それが薄い（１０００−１５００Ｘ）７’ｔめ、第１層
目配線と基板との間の容量Ｃが大になシ、その結果、製
造される半導体集積回路のスイッチング速度が遅くなる
・かかる容量Ｃを小にし、スイッチング速度を早める目
的で、アイソレーション領域６の上の酸化膜７′を厚く
することが試みられている。
子が形成された領域は、島の如くにアイソレージ、ン領
域で囲まれるので、アイソレージ冒ン領域の上には必ら
ず配線が形成される。第１図（ｂ）Ｋ示される如くアイ
ソレージ、ン領竣６の上にかかる配線９を形成した場合
に、この層６の上には酸化膜７′が形成されているが、
それが薄い（１０００−１５００Ｘ）７’ｔめ、第１層
目配線と基板との間の容量Ｃが大になシ、その結果、製
造される半導体集積回路のスイッチング速度が遅くなる
・かかる容量Ｃを小にし、スイッチング速度を早める目
的で、アイソレーション領域６の上の酸化膜７′を厚く
することが試みられている。
本発明の目的は上記した従来技術の問題を解決するＫｉ
す、そのためＫは、半導体基板に埋込層を、更にこの埋
込層の上にエピタキシャル層を成長させ友後に、該基板
上に、第１の酸化膜すなわち二酸化シリコン膜、窒化シ
リコン膜、多結晶シリコン層を順次成長し、この多結晶
シリコン層を酸化して最上層に第２の二酸化シリコン膜
を形成し、第２の二酸化シリコン膜、アイソレーション
領域、ペース領域の窓開きをなす工程、次に多結晶シリ
コン層にアイソレーション領域形成用の窓開きを表し、
この窓を通してアイソレーション領域形成のための不純
物を拡散導入する工程、次いで最上層の第２の二酸化シ
リコン膜を除去し、引続き多結晶シリコン層を工、チン
グ除去し、前記不純物が打込まれた多結晶シリコン層を
残す工程、か＜メ如くに残され九多結晶シリプン層をマ
スクにして窒化シリコン膜を除去し、しかる後に残って
いた多結晶シリコン層を除去し、窒化シリコン膜をマス
クにして最初に形成部れた下地二酸化シリコン膜を除去
する工程、および選択酸化によシフイールド酸化膜を形
成する工程を含むことを特像とする半導体装置の製造方
法を提供する。
す、そのためＫは、半導体基板に埋込層を、更にこの埋
込層の上にエピタキシャル層を成長させ友後に、該基板
上に、第１の酸化膜すなわち二酸化シリコン膜、窒化シ
リコン膜、多結晶シリコン層を順次成長し、この多結晶
シリコン層を酸化して最上層に第２の二酸化シリコン膜
を形成し、第２の二酸化シリコン膜、アイソレーション
領域、ペース領域の窓開きをなす工程、次に多結晶シリ
コン層にアイソレーション領域形成用の窓開きを表し、
この窓を通してアイソレーション領域形成のための不純
物を拡散導入する工程、次いで最上層の第２の二酸化シ
リコン膜を除去し、引続き多結晶シリコン層を工、チン
グ除去し、前記不純物が打込まれた多結晶シリコン層を
残す工程、か＜メ如くに残され九多結晶シリプン層をマ
スクにして窒化シリコン膜を除去し、しかる後に残って
いた多結晶シリコン層を除去し、窒化シリコン膜をマス
クにして最初に形成部れた下地二酸化シリコン膜を除去
する工程、および選択酸化によシフイールド酸化膜を形
成する工程を含むことを特像とする半導体装置の製造方
法を提供する。
以下、本発明の方法の実施例を添付図面を参照して説明
する。
する。
第２図（１）〜（ｆ）には、本発明の方法を実施する工
程における半導体装置の要部が断面で示される。
程における半導体装置の要部が断面で示される。
同図（、）を参照すると、Ｐ型シリコン基板ＩＫは、通
常の技術で１型埋込層（”図示せず）が形成され、その
上にＮ型のエピタキシャル層１１が形成された後の状態
が示される・このエピタキシャル層１１の上Ｋ、例えば
化学気相成長法（ＣＶＤ法）で、順次に下から第１の酸
化膜すなわち二酸化シリコン層１２、窒化シリコン層１
３、多結晶シリコン層１４を、そレ−ｔ”れｓ ｏ ｏ
（Ｘ）、５００ ［Ｘ）、１０００ （Ｘ］の厚さに
成長する０次いで、多結晶シリコン層１４の上に酸化処
理によって第２の酸化膜すなわち二酸化シリコン層１５
を４０００（Ｘ）の厚さに形成する。第２の二酸化シリ
コン層１５ｉｔＣＶＤ法によって形成してもよい０次い
で、第２の二酸化シリコン膜１５’（Ｈ，アイソレージ
。
常の技術で１型埋込層（”図示せず）が形成され、その
上にＮ型のエピタキシャル層１１が形成された後の状態
が示される・このエピタキシャル層１１の上Ｋ、例えば
化学気相成長法（ＣＶＤ法）で、順次に下から第１の酸
化膜すなわち二酸化シリコン層１２、窒化シリコン層１
３、多結晶シリコン層１４を、そレ−ｔ”れｓ ｏ ｏ
（Ｘ）、５００ ［Ｘ）、１０００ （Ｘ］の厚さに
成長する０次いで、多結晶シリコン層１４の上に酸化処
理によって第２の酸化膜すなわち二酸化シリコン層１５
を４０００（Ｘ）の厚さに形成する。第２の二酸化シリ
コン層１５ｉｔＣＶＤ法によって形成してもよい０次い
で、第２の二酸化シリコン膜１５’（Ｈ，アイソレージ
。
ン領域形式部分Ｉｓｏおよびベース領域形成部分Ｂのた
めに通常の技術で図示の如くに窓開きする・次いで、第
２図（ｂ）Ｋ示される、ように、多結晶シリコン層１４
を通常の技術で選択的にエツチングしてアイソレーショ
ン領域形成部分Ｉｓｏのための窓開きをなし、アクセグ
タ不純物例えばほう素（Ｂ”） ｆ、 ６０ ［”Ｋ＠
Ｖ］ Ｏエネルギー、５ Ｘ １０１５ｃｔｓ−２のド
ーズ量でイオン注入する。かかるイオン注入は、不純物
イオンがアイソレージ、ン領域上の二酸化シリコン層１
２と窒化シリコン層１３は通過するが、ベース領域形成
部分Ｂには多結晶シリコン層１４がマスクと々９て到達
しないように上記の如くに選定する０図において、Ｘ印
を付した部分はアクセプタ不純物イオンが打込まれた領
域を示す。
めに通常の技術で図示の如くに窓開きする・次いで、第
２図（ｂ）Ｋ示される、ように、多結晶シリコン層１４
を通常の技術で選択的にエツチングしてアイソレーショ
ン領域形成部分Ｉｓｏのための窓開きをなし、アクセグ
タ不純物例えばほう素（Ｂ”） ｆ、 ６０ ［”Ｋ＠
Ｖ］ Ｏエネルギー、５ Ｘ １０１５ｃｔｓ−２のド
ーズ量でイオン注入する。かかるイオン注入は、不純物
イオンがアイソレージ、ン領域上の二酸化シリコン層１
２と窒化シリコン層１３は通過するが、ベース領域形成
部分Ｂには多結晶シリコン層１４がマスクと々９て到達
しないように上記の如くに選定する０図において、Ｘ印
を付した部分はアクセプタ不純物イオンが打込まれた領
域を示す。
次いで、第２図（ｃ）に示される如く、第２の二酸化シ
リコン層１５ｔ−通常の技術で除去し、続いて多結晶シ
リコン層１４ｔ−水酸化カリウム（ＫＯＨ）でエツチン
グ除去する・このとを、ベース領域形成部分Ｂ上のにう
素（Ｂ＋）？イオン注入された多結晶シリコン層１４′
は、 ＫＯＨに対して工、チング速度がきわめて遅い之
め、はんの僅か工、チングされるだけで、はとんどもと
のまま残存する。
リコン層１５ｔ−通常の技術で除去し、続いて多結晶シ
リコン層１４ｔ−水酸化カリウム（ＫＯＨ）でエツチン
グ除去する・このとを、ベース領域形成部分Ｂ上のにう
素（Ｂ＋）？イオン注入された多結晶シリコン層１４′
は、 ＫＯＨに対して工、チング速度がきわめて遅い之
め、はんの僅か工、チングされるだけで、はとんどもと
のまま残存する。
次いで、第２図（ｄ）に示される如゛く、残存多結晶シ
リコン層１４′をマスクにして、例えば熱燐醗（燐酸ゲ
イル）によって窒化シリコン層１３Ｑ、続いて残存多結
晶シリコン層１４′を、更に第１の二酸化シリコン層１
２を工、チング除去する。この結果、ペース領域形成予
定領域Ｂ上に二酸化シリコン層１２′と窒化シリコン層
１３′が残る。
リコン層１４′をマスクにして、例えば熱燐醗（燐酸ゲ
イル）によって窒化シリコン層１３Ｑ、続いて残存多結
晶シリコン層１４′を、更に第１の二酸化シリコン層１
２を工、チング除去する。この結果、ペース領域形成予
定領域Ｂ上に二酸化シリコン層１２′と窒化シリコン層
１３′が残る。
次すで、第２図（ｅ）に示される如く、前記窒化シリコ
ン層１３”ｉマスクとする遺択俄化によって、７４−
ル）’酸化膜ｘ６Ｔｈ８０００〜１００００〔芙〕の厚
さに形成すると、アイソレーション領域上に十分厚い酸
化膜が形成される。引続き全面にレジスト層１７を形成
し、ペース領域用の窓開きをなし、アクセプタ不純物例
えばほう素（Ｂ＋）を、６０ （Ｋ＊Ｖ） （Ｚ） ｘ
ネルＡ’−１５Ｘ １０”ｃｍ−２（Ｄ ）’ −ス
量でイオン注入してペース領域形成予定領域（図にＸ印
を付して示す）にｉｓ＋ ｔ、打込む、しかる熱処理し
て前記はう素を活性化しＰ型ベース領域１８を形成する
。
ン層１３”ｉマスクとする遺択俄化によって、７４−
ル）’酸化膜ｘ６Ｔｈ８０００〜１００００〔芙〕の厚
さに形成すると、アイソレーション領域上に十分厚い酸
化膜が形成される。引続き全面にレジスト層１７を形成
し、ペース領域用の窓開きをなし、アクセプタ不純物例
えばほう素（Ｂ＋）を、６０ （Ｋ＊Ｖ） （Ｚ） ｘ
ネルＡ’−１５Ｘ １０”ｃｍ−２（Ｄ ）’ −ス
量でイオン注入してペース領域形成予定領域（図にＸ印
を付して示す）にｉｓ＋ ｔ、打込む、しかる熱処理し
て前記はう素を活性化しＰ型ベース領域１８を形成する
。
次いで、公知の技術でｒ型エミッタ領域１９、！型コレ
クタコンタクト領域２０などを形成し、ペース領域、エ
ミッタ領域の窓開きをなし、電極配線を形成する（第２
図（ｆ））。同図において、２１はアイソレージ、ン領
域 上に延びるコレクタ引出し電極、２３はペース電極
、２４はエミ、！電極、ｌはＰ型シリコン基板、２はＮ
型埋込層、２２はアイソレーション領斌を示す。かくし
て、後の工程においてかかる酸化膜上に形成される第１
層配線と基板との間の容量Ｃが減少せしめられる。
クタコンタクト領域２０などを形成し、ペース領域、エ
ミッタ領域の窓開きをなし、電極配線を形成する（第２
図（ｆ））。同図において、２１はアイソレージ、ン領
域 上に延びるコレクタ引出し電極、２３はペース電極
、２４はエミ、！電極、ｌはＰ型シリコン基板、２はＮ
型埋込層、２２はアイソレーション領斌を示す。かくし
て、後の工程においてかかる酸化膜上に形成される第１
層配線と基板との間の容量Ｃが減少せしめられる。
以上に説明した如く、本発明の方法によると、通常の技
術でアイソレージ、ン領域の上に厚い醸化膜が形成され
るので、アイソレーション領域上が高められる。なお、
本発明の適用範囲は上記した実施例に限定されるもので
なく、類似の工程管用込る場合にも及ぶものである。
術でアイソレージ、ン領域の上に厚い醸化膜が形成され
るので、アイソレーション領域上が高められる。なお、
本発明の適用範囲は上記した実施例に限定されるもので
なく、類似の工程管用込る場合にも及ぶものである。
第１図は従来技術による半導体装置の断面図、第２図は
本発明の方法を実施する工程における半導体装置の要部
の断面図である。 １・・・シリコン基板、２・−・埋込層、１１−・エピ
タキシャル層、１２・・・第１の二酸化シリコン膜、１
２′・・・残存二酸化シリコン層、１３・・・窒化シリ
コン層、１３′・・・残存窒化シリコン層、１４・・・
多結晶シリソン層、１４′・・・残存多結晶シリコン層
、１５・・・第２の二酸化シリコン層、１６−フィール
ド酸化膜、１７・・・レジスト層、１ｇ−ペース１［Ｍ
、１９・・・エミ、り領域、２０・−コレクタコンタク
ト領域、２１−・第１層配線、２２−アイソレージ、ン
領域、２３・・・ペース電極、２４−エミ、り電極、Ｉ
ａｏ・・・アイソレージ、ン領域形成部分、Ｂ−ペース
領域形成部分。 特許出願人 富士通株式会社
本発明の方法を実施する工程における半導体装置の要部
の断面図である。 １・・・シリコン基板、２・−・埋込層、１１−・エピ
タキシャル層、１２・・・第１の二酸化シリコン膜、１
２′・・・残存二酸化シリコン層、１３・・・窒化シリ
コン層、１３′・・・残存窒化シリコン層、１４・・・
多結晶シリソン層、１４′・・・残存多結晶シリコン層
、１５・・・第２の二酸化シリコン層、１６−フィール
ド酸化膜、１７・・・レジスト層、１ｇ−ペース１［Ｍ
、１９・・・エミ、り領域、２０・−コレクタコンタク
ト領域、２１−・第１層配線、２２−アイソレージ、ン
領域、２３・・・ペース電極、２４−エミ、り電極、Ｉ
ａｏ・・・アイソレージ、ン領域形成部分、Ｂ−ペース
領域形成部分。 特許出願人 富士通株式会社
Claims (1)
- 一導電型半導体基板上に反対導電型エピタキシャル層を
形成し、前記エビ！キシャル層界面から前記半導体基板
に到達する一導電型アイソレージ冒ン領域を形成する方
法におりて、該エピタキシャル層上に、第１の酸化膜、
窒化シリコン層、多結晶シリコン層上順次成長し、該多
結晶シリコン層上に第２の酸化ｍを形成し、該第２酸化
膜にアイソレージ、ン領域およびその他の領域の窓開き
をなす工程、次いで前記多結晶シリコン層にアイソレー
ジ、ン領域の窓開きｔなし、この窓を通してアイソレー
ジ、ン領域形成の九めの不純物をイオン注入法によシ導
入する工程、次いで前記第２の酸化膜を除去し、更に前
記不純物が打込まれた多結晶シリコン層を残して多結晶
シリコン層を除去する工程、次いでかかる残存多結晶シ
リコン層をマスクにして前記窒化シリコン層を除去し、
しかる後に多結晶シリコン層を除去し、残存窒化シリコ
ン層をマスクにして第１の酸化膜を除去する工程、およ
び選択酸化によシフイールド酸化膜を形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155042A JPS5856433A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155042A JPS5856433A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856433A true JPS5856433A (ja) | 1983-04-04 |
| JPS6362100B2 JPS6362100B2 (ja) | 1988-12-01 |
Family
ID=15597393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155042A Granted JPS5856433A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856433A (ja) |
-
1981
- 1981-09-30 JP JP56155042A patent/JPS5856433A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362100B2 (ja) | 1988-12-01 |
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