JPS61119076A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61119076A JPS61119076A JP59241312A JP24131284A JPS61119076A JP S61119076 A JPS61119076 A JP S61119076A JP 59241312 A JP59241312 A JP 59241312A JP 24131284 A JP24131284 A JP 24131284A JP S61119076 A JPS61119076 A JP S61119076A
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- Japan
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- mask material
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- masking material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に溝状のキャ
パシタを有するダイナミックＲＡＭなどの製造に使用さ
れるものである。
パシタを有するダイナミックＲＡＭなどの製造に使用さ
れるものである。
従来の溝状キャパシタを有するダイナミックＲＡＭの製
造方法を第２図（ａ）〜（ｄ）を参照して説明する。
造方法を第２図（ａ）〜（ｄ）を参照して説明する。
まず、例えばＰ型シリコン基板１表面に素子分離用のフ
ィールド酸化膜２を形成する。次に、基板１上にホトレ
ジストパターン３を形成した後、これをマスクとして例
えばヒ素をイオン注入することによりＮ−型拡散Ｍ４を
形成する（第２図（ａ＞図示）。次いで、前記ホトレジ
ストパターン３を除去した後、例えばＣＶＤＩＩ化膜や
窒化膜のような反応性イオンエツチングのマスク材５を
堆積し、前記Ｎ−型拡散層３上に対応する一部を選択的
にエツチング除去する。つづいて、このマスク材をマス
クとして反応性イオンエツチングにより基板１を例えば
３ ｔｒｍの深さまでエツチングして満６を形成する。
ィールド酸化膜２を形成する。次に、基板１上にホトレ
ジストパターン３を形成した後、これをマスクとして例
えばヒ素をイオン注入することによりＮ−型拡散Ｍ４を
形成する（第２図（ａ＞図示）。次いで、前記ホトレジ
ストパターン３を除去した後、例えばＣＶＤＩＩ化膜や
窒化膜のような反応性イオンエツチングのマスク材５を
堆積し、前記Ｎ−型拡散層３上に対応する一部を選択的
にエツチング除去する。つづいて、このマスク材をマス
クとして反応性イオンエツチングにより基板１を例えば
３ ｔｒｍの深さまでエツチングして満６を形成する。
つづいて、全面にＮ型不純物の拡散源として例えばＰＳ
Ｇ膜７を堆積した後、アニールしてＮ−型拡散層８を形
成する（同図（ｂ）図示）。次いで、前記ＰＳＧ膜５及
びＣＶＤ酸化膜５をエツチングした後、熱酸化を行ない
、溝６の内面を含む基板１表面にキャパシタ酸化膜９を
形成する。つづいて、全面に多結晶シリコン膜を堆積し
、不純物をドープした後、パターニングしてキャパシタ
電極１０を形成する（同図（Ｃ）図示）。次いで、キャ
パシタ電極１０上に層間絶縁膜１１を堆積した後、パタ
ーニングする。つづいて、熱酸化を行ない、トランスフ
ァトランジスタのゲート酸化膜１２を形成する。つづい
て、全面に多結晶シリコン膜を堆積し、不純物をドーピ
ングした後、パターニングしてトランスファゲート電極
１３を形成する。つづいて、トランスファゲート電極１
３をマスクとして例えばヒ素をイオン注入することによ
りＮ“型ソース、ドレイン領域１４．１５を形成する。
Ｇ膜７を堆積した後、アニールしてＮ−型拡散層８を形
成する（同図（ｂ）図示）。次いで、前記ＰＳＧ膜５及
びＣＶＤ酸化膜５をエツチングした後、熱酸化を行ない
、溝６の内面を含む基板１表面にキャパシタ酸化膜９を
形成する。つづいて、全面に多結晶シリコン膜を堆積し
、不純物をドープした後、パターニングしてキャパシタ
電極１０を形成する（同図（Ｃ）図示）。次いで、キャ
パシタ電極１０上に層間絶縁膜１１を堆積した後、パタ
ーニングする。つづいて、熱酸化を行ない、トランスフ
ァトランジスタのゲート酸化膜１２を形成する。つづい
て、全面に多結晶シリコン膜を堆積し、不純物をドーピ
ングした後、パターニングしてトランスファゲート電極
１３を形成する。つづいて、トランスファゲート電極１
３をマスクとして例えばヒ素をイオン注入することによ
りＮ“型ソース、ドレイン領域１４．１５を形成する。
つづいて、全面に層間絶縁膜１６を堆積した後、コンタ
クトホール１７を開孔する。つづいて、全面にＡ２膜を
蒸着した後、パターニングしてデータ線１８を形成する
（同図（ｄ）図示）。
クトホール１７を開孔する。つづいて、全面にＡ２膜を
蒸着した後、パターニングしてデータ線１８を形成する
（同図（ｄ）図示）。
（背景技術の問題点）
上述した従来の方法では溝６の幅はマスク材５の開孔幅
で決定され、この開孔幅は写真蝕刻法の最小寸法で決定
される。いま、この最小寸法を１Ｍビットダイナミック
ＲＡＭや２５６にビットスタティックＲＡＭで考えられ
る１、２譚程度とすると、第２図（ａ）の工程で形成さ
れる溝６は幅１゜２譚、深さ３−となる。この溝６内に
第２図（Ｃ）の工程でキャパシタ絶縁１１９を形成した
後、キャパシタ電極１０となる多結晶シリコン膜を埋設
するには、多結晶シリコン膜の膜厚ｔは少なくとも溝６
の幅の１／２以上はなければならず、この場合６０００
Å以上は必要である。この膜厚ｔは通常のゲート電極材
料の膜厚である４０００人よりも２０００Å以上も厚い
ため、パターニングした後、第２図（Ｃ）に示す如くキ
ャパシタ電極１゜の端部１０ａの段差が大きく、上部配
線の断線を生じさせるおそれがある。一方、これを避け
るために多結晶シリコン膜の膜厚ｔを最小の６０００人
に抑えた場合、キャパシタ電極１０の溝６上部に対応す
る位置に深い（６０００人）凹部１０ｂが形成され、や
はり上部配線の断線を生じさせるおそれがある。つまり
、凹部１０ｂの形状を緩和するために多結晶シリコン膜
の膜厚ｔを厚くすると、端部１０ａの段差が大きくなり
、逆に端部１０ａの段差を小さくするために多結晶シリ
コン膜の膜厚ｔを薄くすると、凹部１０ｂが深くなり、
いずれにしても上部配線の断線を生じさせるおそれがあ
る。
で決定され、この開孔幅は写真蝕刻法の最小寸法で決定
される。いま、この最小寸法を１Ｍビットダイナミック
ＲＡＭや２５６にビットスタティックＲＡＭで考えられ
る１、２譚程度とすると、第２図（ａ）の工程で形成さ
れる溝６は幅１゜２譚、深さ３−となる。この溝６内に
第２図（Ｃ）の工程でキャパシタ絶縁１１９を形成した
後、キャパシタ電極１０となる多結晶シリコン膜を埋設
するには、多結晶シリコン膜の膜厚ｔは少なくとも溝６
の幅の１／２以上はなければならず、この場合６０００
Å以上は必要である。この膜厚ｔは通常のゲート電極材
料の膜厚である４０００人よりも２０００Å以上も厚い
ため、パターニングした後、第２図（Ｃ）に示す如くキ
ャパシタ電極１゜の端部１０ａの段差が大きく、上部配
線の断線を生じさせるおそれがある。一方、これを避け
るために多結晶シリコン膜の膜厚ｔを最小の６０００人
に抑えた場合、キャパシタ電極１０の溝６上部に対応す
る位置に深い（６０００人）凹部１０ｂが形成され、や
はり上部配線の断線を生じさせるおそれがある。つまり
、凹部１０ｂの形状を緩和するために多結晶シリコン膜
の膜厚ｔを厚くすると、端部１０ａの段差が大きくなり
、逆に端部１０ａの段差を小さくするために多結晶シリ
コン膜の膜厚ｔを薄くすると、凹部１０ｂが深くなり、
いずれにしても上部配線の断線を生じさせるおそれがあ
る。
本発明は上記欠点を解消するためになされたものであり
、写真蝕刻法の最小寸法よりも狭い幅の溝を形成するこ
とにより膜厚の薄い電極材料を埋設しても平坦性が良好
で上部配線の断線を生じるおそれのない半導体装置を製
造し得る方法を提供しようとするものである。
、写真蝕刻法の最小寸法よりも狭い幅の溝を形成するこ
とにより膜厚の薄い電極材料を埋設しても平坦性が良好
で上部配線の断線を生じるおそれのない半導体装置を製
造し得る方法を提供しようとするものである。
本発明の半導体装置の製造方法は、キャパシタが形成さ
れる溝を設ける際、半導体基板上に第１のマスク材を堆
積し、この第１のマスク材の一部を選択的にエツチング
除去した後、全面に基板よりエツチングレートが大きい
第２のマスク材（例えば多結晶シリコン膜、金属又は金
属シリサイド）を堆積し、更に異方性エツチングにより
前記第２のマスク材及び基板をエツチングして溝を形成
することを特徴とするものである。
れる溝を設ける際、半導体基板上に第１のマスク材を堆
積し、この第１のマスク材の一部を選択的にエツチング
除去した後、全面に基板よりエツチングレートが大きい
第２のマスク材（例えば多結晶シリコン膜、金属又は金
属シリサイド）を堆積し、更に異方性エツチングにより
前記第２のマスク材及び基板をエツチングして溝を形成
することを特徴とするものである。
このような方法によれば、第２のマスク材と基板とを反
応性イオンエツチングにより同時にエツチングすると、
第２のマスク材は徐々にエツチングされていくので、第
２のマスク材が完全になくなった時点で下部が写真蝕刻
法の限界よりも幅が狭く、上端部が広がった溝が形成さ
れる。この結果、溝内に多結晶シリコンなどのキャパシ
タ電極材料を埋設する際、膜厚の薄いものを用いること
ができ、パターニング後に形成されるキャパシタ電極の
端部の段差が小さく、溝に対応する凹部も浅くなるので
、後に形成される上部配線の断線を防止することができ
る。
応性イオンエツチングにより同時にエツチングすると、
第２のマスク材は徐々にエツチングされていくので、第
２のマスク材が完全になくなった時点で下部が写真蝕刻
法の限界よりも幅が狭く、上端部が広がった溝が形成さ
れる。この結果、溝内に多結晶シリコンなどのキャパシ
タ電極材料を埋設する際、膜厚の薄いものを用いること
ができ、パターニング後に形成されるキャパシタ電極の
端部の段差が小さく、溝に対応する凹部も浅くなるので
、後に形成される上部配線の断線を防止することができ
る。
なお、基板に対する第２のマスク材のエツチングの選択
比は１以上、すなわち基板よりエツチングレートが大で
あればよいが、溝の深さ等の条件により適宜選択するこ
とができ、より好ましくは選択比が１〜５の範囲の材料
が用いられる。
比は１以上、すなわち基板よりエツチングレートが大で
あればよいが、溝の深さ等の条件により適宜選択するこ
とができ、より好ましくは選択比が１〜５の範囲の材料
が用いられる。
以下、本発明の実施例を第１１ｇ （ａ）〜（ｇ）を参
照して説明する。
照して説明する。
まず、例えばＰ型シリコン基板２１表面に素子分離用の
フィールド酸化膜２２を形成する。次に、基板２１上に
ホトレジストパターン２３を形成した後、これをマスク
として例えばヒ素をイオン注入することによりＮ−型拡
散層２４を形成する（Ｍ１図（ａ）図示）。次いで、前
記ホトレジストパターン２３を除去した後、膜厚１譚の
第１のマスク材（例えばＣＶＤＩＩ化膜またはシリコン
窒化膜）２５を堆積した後、前記Ｎ−型拡散層２４上に
対応する幅約１．２譚の部分を選択的にエツチングして
開孔部２６を形成する。つづいて、全面に前記開孔部２
６内で第１のマスク材２５の側壁に沿うように反応性イ
オンエツチングの際の基板２１とのエツチングの選択比
が１〜５である第゛２のマスク材（例えば多結晶シリコ
ン膜、金属又は金属シリサイド）２７を堆積する（同図
（ｂ）図示）。次いで、反応性イオンエツチングにより
第２のマスク材２７及び基板２１をエツチングする。
フィールド酸化膜２２を形成する。次に、基板２１上に
ホトレジストパターン２３を形成した後、これをマスク
として例えばヒ素をイオン注入することによりＮ−型拡
散層２４を形成する（Ｍ１図（ａ）図示）。次いで、前
記ホトレジストパターン２３を除去した後、膜厚１譚の
第１のマスク材（例えばＣＶＤＩＩ化膜またはシリコン
窒化膜）２５を堆積した後、前記Ｎ−型拡散層２４上に
対応する幅約１．２譚の部分を選択的にエツチングして
開孔部２６を形成する。つづいて、全面に前記開孔部２
６内で第１のマスク材２５の側壁に沿うように反応性イ
オンエツチングの際の基板２１とのエツチングの選択比
が１〜５である第゛２のマスク材（例えば多結晶シリコ
ン膜、金属又は金属シリサイド）２７を堆積する（同図
（ｂ）図示）。次いで、反応性イオンエツチングにより
第２のマスク材２７及び基板２１をエツチングする。
この際、まず第２のマスク材２７はその膜厚分だけエツ
チングされて前記開孔部２６内の第１のマスク材２５の
側壁に残存した状態となり、基板２１の一部が露出し、
つづいて残存した第２のマスク材２７と基板２１とが同
時にエツチングされる。
チングされて前記開孔部２６内の第１のマスク材２５の
側壁に残存した状態となり、基板２１の一部が露出し、
つづいて残存した第２のマスク材２７と基板２１とが同
時にエツチングされる。
第２のマスク材２７及び基板２１は選択比に応じてエツ
チングされ、例えば第２のマスク材２７が３０００人エ
ツチングされる間に基板２１は選択比が１の場合には３
０００人、選択比が５の場合には１．５．エツチングさ
れる（同図（Ｃ）図示）。
チングされ、例えば第２のマスク材２７が３０００人エ
ツチングされる間に基板２１は選択比が１の場合には３
０００人、選択比が５の場合には１．５．エツチングさ
れる（同図（Ｃ）図示）。
更にエツチングを継続すると、第２のマスク材２７は完
全に除去され、下部が前記第１のマスク材２５の開孔部
２６よりも狭く、上端部が広がった溝２８が形成される
（同図（ｄ）図示）。
全に除去され、下部が前記第１のマスク材２５の開孔部
２６よりも狭く、上端部が広がった溝２８が形成される
（同図（ｄ）図示）。
次いで、全面にＮ型不純物の拡散源として例えばＰＳＧ
１ｍ２９を堆積した後、アニールして前記溝２８に沿う
基板２１内にＮ−型拡散層３０を形成する（同図（ｅ）
図示）。次いで、前記ＰＳＧ１！２９及び第１のマスク
材２５をエツチングした後、熱酸化を行ない、溝２８の
内面を含む基板２１表面にキャパシタ酸化膜３１を形成
する。つづいて、全面に膜厚４０００人の多結晶シリコ
ン膜を堆積し、不純物をドープした後、パターニングし
てキャパシタ電極３２を形成する（同図（ｆ）図示）。
１ｍ２９を堆積した後、アニールして前記溝２８に沿う
基板２１内にＮ−型拡散層３０を形成する（同図（ｅ）
図示）。次いで、前記ＰＳＧ１！２９及び第１のマスク
材２５をエツチングした後、熱酸化を行ない、溝２８の
内面を含む基板２１表面にキャパシタ酸化膜３１を形成
する。つづいて、全面に膜厚４０００人の多結晶シリコ
ン膜を堆積し、不純物をドープした後、パターニングし
てキャパシタ電極３２を形成する（同図（ｆ）図示）。
次いで、キャパシタＮ極３２上に層間絶縁膜３３を堆積
した後、パターニングする。つづいて、熱酸化を行ない
、トランスファトランジスタのゲート酸化膜３４を形成
する。つづいて、全面に多結晶シリコン膜を堆積し、不
純物をドーピングした後、パターニングしてトランスフ
１ゲート電極３５を形成する。つづいて、トランスファ
ゲート電極３５をマスクとして例えばヒ素をイオン注入
することによりＮ１型ソース、ドレイン領Ｉａ３６，３
７を形成する。つづいて、全面に層間絶縁膜３８を堆積
した後、コンタクトホール３９を開孔し、更に全面にＡ
℃膜を蒸着した後、パターニングしてデータ線４０を形
成する（同図（Ｑ）図示）。
した後、パターニングする。つづいて、熱酸化を行ない
、トランスファトランジスタのゲート酸化膜３４を形成
する。つづいて、全面に多結晶シリコン膜を堆積し、不
純物をドーピングした後、パターニングしてトランスフ
１ゲート電極３５を形成する。つづいて、トランスファ
ゲート電極３５をマスクとして例えばヒ素をイオン注入
することによりＮ１型ソース、ドレイン領Ｉａ３６，３
７を形成する。つづいて、全面に層間絶縁膜３８を堆積
した後、コンタクトホール３９を開孔し、更に全面にＡ
℃膜を蒸着した後、パターニングしてデータ線４０を形
成する（同図（Ｑ）図示）。
上述したような方法によれば、第１図（Ｃ）及び（ｄ）
の工程で第２のマスク材２７及び基板２１を反応性イオ
ンエツチングによりエツチングする際、第２のマスク材
２７は基板２１とのエツチングの選択比に応じて徐々に
後退するため、最終的に基板２１に形成される１ｌ１２
８は下部が写真蝕刻法の限界よりも狭く、上端部が広が
った形状となる。したがって、第１図（ｆ）の工程で多
結晶シリコン膜として膜厚４０００人程度０ものを用い
ても溝２８内に完全に埋設することができ、パターニン
グしてキャパシタ電極３２を形成すると、端部３２ａの
段差は小さく、かつ溝２８に対応する凹部３２ｂは浅く
なり、キャパシタ電極３２の表面はほぼ平坦となる。こ
の結果、上部配線の断線は従来よりも大幅に減少するこ
とができる。
の工程で第２のマスク材２７及び基板２１を反応性イオ
ンエツチングによりエツチングする際、第２のマスク材
２７は基板２１とのエツチングの選択比に応じて徐々に
後退するため、最終的に基板２１に形成される１ｌ１２
８は下部が写真蝕刻法の限界よりも狭く、上端部が広が
った形状となる。したがって、第１図（ｆ）の工程で多
結晶シリコン膜として膜厚４０００人程度０ものを用い
ても溝２８内に完全に埋設することができ、パターニン
グしてキャパシタ電極３２を形成すると、端部３２ａの
段差は小さく、かつ溝２８に対応する凹部３２ｂは浅く
なり、キャパシタ電極３２の表面はほぼ平坦となる。こ
の結果、上部配線の断線は従来よりも大幅に減少するこ
とができる。
また、溝２８の上端部が広がっているので、洗浄等の前
処理が容易となり、イオン注入によりＮ型拡散層３０を
形成するような場合にも確実にイオン注入を行なうこと
ができる。更に、溝２８の上端部のエツジが丸みを帯び
ているので、エツジにおける電界集中を避けることがで
き、キャパシタ酸化膜３１の静電耐圧を改善することが
できる。
処理が容易となり、イオン注入によりＮ型拡散層３０を
形成するような場合にも確実にイオン注入を行なうこと
ができる。更に、溝２８の上端部のエツジが丸みを帯び
ているので、エツジにおける電界集中を避けることがで
き、キャパシタ酸化膜３１の静電耐圧を改善することが
できる。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、キャパシタ電極材料として膜厚の薄いものを用い、
端部の段差が小さく、表面の平坦なキャパシタ電極を形
成することができるので、上部配線の断線を防止できる
等顕著な効果を奏するものである。
ば、キャパシタ電極材料として膜厚の薄いものを用い、
端部の段差が小さく、表面の平坦なキャパシタ電極を形
成することができるので、上部配線の断線を防止できる
等顕著な効果を奏するものである。
第１図（ａ）〜（Ｑ）は本発明の実施例における溝型の
キャパシタを有するダイナミックＲＡＭの製造方法を示
す断面図、第２図（ａ）〜（ｄ）は従来の溝型のキャパ
シタを有するダイナミックＲＡＭの製造方法を示す断面
図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ホトレジストパターン、２４．３〇・
・・Ｎ−型拡散層、２５・・・第１のマスク材、２６・
・・開孔部、２７・・・第２のマスク材、２８・・・溝
、２９・・・ＰＳＧ膜、３１・・・キャパシタ酸化膜、
３２・・・キャパシタ電極、３３．３８・・・層間絶縁
膜、３４・・・ゲート酸化膜、３５・・・トランスファ
ゲート電極、３６．３７・・・Ｎゝ型ソース、ドレイン
領域、３９・・・コンタクトホール、４０・・・データ
線。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 フぢ 第２＠ 第２区
キャパシタを有するダイナミックＲＡＭの製造方法を示
す断面図、第２図（ａ）〜（ｄ）は従来の溝型のキャパ
シタを有するダイナミックＲＡＭの製造方法を示す断面
図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ホトレジストパターン、２４．３〇・
・・Ｎ−型拡散層、２５・・・第１のマスク材、２６・
・・開孔部、２７・・・第２のマスク材、２８・・・溝
、２９・・・ＰＳＧ膜、３１・・・キャパシタ酸化膜、
３２・・・キャパシタ電極、３３．３８・・・層間絶縁
膜、３４・・・ゲート酸化膜、３５・・・トランスファ
ゲート電極、３６．３７・・・Ｎゝ型ソース、ドレイン
領域、３９・・・コンタクトホール、４０・・・データ
線。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 フぢ 第２＠ 第２区
Claims (1)
- 第１導電型の半導体基板に設けられた溝に沿って基板
内に形成された第２導電型の拡散層、前記溝の内面に形
成された絶縁膜及び前記溝内に前記絶縁膜を介して埋設
された電極からなるキャパシタと、少なくとも１個のス
イッチング素子とを有する半導体装置を製造するにあた
り、半導体基板上に第１のマスク材を堆積する工程と、
該第１のマスク材の一部を選択的にエッチング除去する
工程と、全面に基板よりエッチングレートが大きい第２
のマスク材を堆積する工程と、異方性エッチングにより
前記第２のマスク材及び基板をエッチングして溝を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241312A JPS61119076A (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241312A JPS61119076A (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61119076A true JPS61119076A (ja) | 1986-06-06 |
Family
ID=17072416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241312A Pending JPS61119076A (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61119076A (ja) |
-
1984
- 1984-11-15 JP JP59241312A patent/JPS61119076A/ja active Pending
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