JPH0459713B2 - - Google Patents
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- JPH0459713B2 JPH0459713B2 JP57169551A JP16955182A JPH0459713B2 JP H0459713 B2 JPH0459713 B2 JP H0459713B2 JP 57169551 A JP57169551 A JP 57169551A JP 16955182 A JP16955182 A JP 16955182A JP H0459713 B2 JPH0459713 B2 JP H0459713B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- column decoder
- memory cell
- pair
- line pairs
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体メモリに関する。
(2) 技術の背景
近年半導体メモリの小形・高集積化ならびに高
速化が重要な課題として検討されている。したが
つてこれらの課題は徐々に改善されつつある。然
しながら半導体メモリの利用効率を向上させると
いう課題については余り検討されていない。つま
り１つの半導体メモリ（以下単にメモリとも称
す）をどれだけ有効に活用するかである。例えば
マイクロコンピユータにおいてはデータのビツト
数が少ないことから、メモリを頻繁にアクセスし
て所要のジヨブを実行する場合もある。然しいく
ら頻繁にアクセスを必要としても、原則として１
回のアクセスには１つのアドレスしか受け付ける
ことができない。そこでいわゆるデユアルポート
RAM（random access memory）なるものが提
案された。これは、アクセスのルートを２以上持
ち異なるビツト線上の２つのメモリセルに対し同
時に読出しと書込みが行えるものであり、又、同
一のメモリセルからその記憶データＤおよび反転
データを別々のルートから同時に読み出すこと
もできるというものである。本発明はこのような
デユアルポートRAMについて言及する。
速化が重要な課題として検討されている。したが
つてこれらの課題は徐々に改善されつつある。然
しながら半導体メモリの利用効率を向上させると
いう課題については余り検討されていない。つま
り１つの半導体メモリ（以下単にメモリとも称
す）をどれだけ有効に活用するかである。例えば
マイクロコンピユータにおいてはデータのビツト
数が少ないことから、メモリを頻繁にアクセスし
て所要のジヨブを実行する場合もある。然しいく
ら頻繁にアクセスを必要としても、原則として１
回のアクセスには１つのアドレスしか受け付ける
ことができない。そこでいわゆるデユアルポート
RAM（random access memory）なるものが提
案された。これは、アクセスのルートを２以上持
ち異なるビツト線上の２つのメモリセルに対し同
時に読出しと書込みが行えるものであり、又、同
一のメモリセルからその記憶データＤおよび反転
データを別々のルートから同時に読み出すこと
もできるというものである。本発明はこのような
デユアルポートRAMについて言及する。
(3) 従来技術と問題点
第１図は従来のデユアルポートRAMを説明す
るための回路図であり、１つのメモリセルMCの
みを取り出して示す。メモリセルMCはワード線
（Ｗ）とビツト線対（BL，）の交点毎に接続
される。
るための回路図であり、１つのメモリセルMCの
みを取り出して示す。メモリセルMCはワード線
（Ｗ）とビツト線対（BL，）の交点毎に接続
される。
デユアルポートRAMにおいては、ワード線
（Ｗ）がWR′，RおよびWWからなり、ビツト線
対がBLW，WとBLR，Rからなる。書込み時
においては、ワード線WW、ビツト線BLW，W
が選択され、書込みデータDW，Wがメモリセル
MCに与えられる。一方読出し時には、中央処理
装置（CPU）からの指令によつて１つのルート
を通じて、読出しデータDRが得られる。このと
きは、ワード線WRとビツト線BLRが選択される。
そして、もし同時にCPUからの指令によつて別
のルートを通じて当該メモリセルMCにアクセス
があれば反転読出しデータRが出力される。こ
のときは、ワード線Rもビツト線Rも選択さ
れる。ここに二重読出しアクセスが可能となる。
又、図示しない別のメモリセルに読出しがあつた
とき、同時のタイミングでメモリセルMCに前記
書込みを行うことも可能である。かくしてメモリ
の利用効率は向上する。
（Ｗ）がWR′，RおよびWWからなり、ビツト線
対がBLW，WとBLR，Rからなる。書込み時
においては、ワード線WW、ビツト線BLW，W
が選択され、書込みデータDW，Wがメモリセル
MCに与えられる。一方読出し時には、中央処理
装置（CPU）からの指令によつて１つのルート
を通じて、読出しデータDRが得られる。このと
きは、ワード線WRとビツト線BLRが選択される。
そして、もし同時にCPUからの指令によつて別
のルートを通じて当該メモリセルMCにアクセス
があれば反転読出しデータRが出力される。こ
のときは、ワード線Rもビツト線Rも選択さ
れる。ここに二重読出しアクセスが可能となる。
又、図示しない別のメモリセルに読出しがあつた
とき、同時のタイミングでメモリセルMCに前記
書込みを行うことも可能である。かくしてメモリ
の利用効率は向上する。
ところで第１図のメモリセルMCを見ると、こ
れはスタテイツク形メモリセルからなる。スタテ
イツク形メモリセルは例えばフリツプ・フロツプ
形式で構成され、いわゆる非破壊読出しが可能で
ある。つまり、データの読出しと共にそのデータ
が消去されないものである。このように非破壊読
出しが可能であるが故に、同一メモリセルMCか
らの同時的な読出し（DRおよびR）が可能とな
る。この点からすれば、いわゆるダイナミツク形
のメモリセルから同時的な読出しを行うことは、
常識的には不可能である。なぜならダイナミツク
形は基本的に非破壊読出しは不能だからである。
れはスタテイツク形メモリセルからなる。スタテ
イツク形メモリセルは例えばフリツプ・フロツプ
形式で構成され、いわゆる非破壊読出しが可能で
ある。つまり、データの読出しと共にそのデータ
が消去されないものである。このように非破壊読
出しが可能であるが故に、同一メモリセルMCか
らの同時的な読出し（DRおよびR）が可能とな
る。この点からすれば、いわゆるダイナミツク形
のメモリセルから同時的な読出しを行うことは、
常識的には不可能である。なぜならダイナミツク
形は基本的に非破壊読出しは不能だからである。
然しながら実用されているメモリにはスタテイ
ツク形とダイナミツク形とがあり、高集積のメモ
リにはむしろダイナミツク形のものが多い。した
がつて、ダイナミツク形のメモリではいわゆるデ
ユアルポートRAMとして働かせられないという
のが問題点となる。
ツク形とダイナミツク形とがあり、高集積のメモ
リにはむしろダイナミツク形のものが多い。した
がつて、ダイナミツク形のメモリではいわゆるデ
ユアルポートRAMとして働かせられないという
のが問題点となる。
(4) 発明の目的
上記問題点に鑑み本発明は、ダイナミツク形メ
モリをいわゆるデユアルポートRAMとして使用
可能にする半導体メモリを提案することを目的と
するものである。
モリをいわゆるデユアルポートRAMとして使用
可能にする半導体メモリを提案することを目的と
するものである。
(5) 発明の構成
上記目的を達成するため本発明は、ダイナミツ
ク形メモリに不可欠なリフレツシユを周期的に行
うためのセンスアンプが各ビツト線対毎に設けら
れていることに着目し、このセンスアンプによつ
て保持されるデータ（DR，R）を同時に読出し
可能とするようにしたことを特徴とするものであ
る。
ク形メモリに不可欠なリフレツシユを周期的に行
うためのセンスアンプが各ビツト線対毎に設けら
れていることに着目し、このセンスアンプによつ
て保持されるデータ（DR，R）を同時に読出し
可能とするようにしたことを特徴とするものであ
る。
(6) 発明の実施例
第２図は本発明に基づく半導体メモリの一部を
取り出して示す回路図である。すなわち、１つの
ビツト線対についてのみ示すが、他のビツト線対
についても全く同じ構成である。本図において、
W1，W2…Woは複数本のワード線であり、ビツ
ト線対BL，毎にダイナミツク形のメモリセル
MC′が接続される。例えば１トランジスタ（Tr）
−１キヤパシタ(C)形のメモリセルである。このよ
うにキヤパシタＣをデータ担体とするものは、不
可避的な放電による保持データの消滅を防ぐため
周期的にデータの再書込みを行う。いわゆるリフ
レツシユである。このリフレツシユ動作を行うの
がセンスアンプSAである。センスアンプSAは例
えばフリツプ・フロツプからなり、消滅しかけて
いるデータを元どおりに再生して再びメモリセル
MC′に与える。したがつてセンスアンプSAは短
期間の間、当該メモリセルMC′のデータを非破壊
で記憶保持する機能を果す。しかもこのセンスア
ンプSAは読出し書込みのいずれのサイクルでも
全てのコラムにあるものが並列的に動作して記憶
保持動作を行なう。本発明は、この非破壊の記憶
保持機能に着目し、ダイナミツク形メモリセルか
らなるメモリであつても、前述したデユアルポー
トRAMとして使用可能とする。
取り出して示す回路図である。すなわち、１つの
ビツト線対についてのみ示すが、他のビツト線対
についても全く同じ構成である。本図において、
W1，W2…Woは複数本のワード線であり、ビツ
ト線対BL，毎にダイナミツク形のメモリセル
MC′が接続される。例えば１トランジスタ（Tr）
−１キヤパシタ(C)形のメモリセルである。このよ
うにキヤパシタＣをデータ担体とするものは、不
可避的な放電による保持データの消滅を防ぐため
周期的にデータの再書込みを行う。いわゆるリフ
レツシユである。このリフレツシユ動作を行うの
がセンスアンプSAである。センスアンプSAは例
えばフリツプ・フロツプからなり、消滅しかけて
いるデータを元どおりに再生して再びメモリセル
MC′に与える。したがつてセンスアンプSAは短
期間の間、当該メモリセルMC′のデータを非破壊
で記憶保持する機能を果す。しかもこのセンスア
ンプSAは読出し書込みのいずれのサイクルでも
全てのコラムにあるものが並列的に動作して記憶
保持動作を行なう。本発明は、この非破壊の記憶
保持機能に着目し、ダイナミツク形メモリセルか
らなるメモリであつても、前述したデユアルポー
トRAMとして使用可能とする。
第２図に示す如く、少なくとも２つのコラムデ
コーダCD1およびCD2を備える。コラムデコーダ
CD1は、図示の構成によれば、ゲート対G1を介し
て第１のポートをなす読出し／書込みバスB1に
接続し、コラムデコーダCD2はゲート対G2を介し
て第２のポートをなす読出しバスB2に接続する。
今仮に、図中の上側メモリセルMC′よりデータＤ
を、その下側のメモリセルMC′より反転データ
をそれぞれ別々のルートから同時的に読出す要求
があつたとすると、第１のルートについてはコラ
ムアドレスバスA1によつてコラムデコーダCD1
を選択し、第２のルートについてはコラムアドレ
スバスA2によつてコラムデコーダCD2を選択す
ることによつて、所望のデータが各該ルートに対
してそれぞれ供給される。
コーダCD1およびCD2を備える。コラムデコーダ
CD1は、図示の構成によれば、ゲート対G1を介し
て第１のポートをなす読出し／書込みバスB1に
接続し、コラムデコーダCD2はゲート対G2を介し
て第２のポートをなす読出しバスB2に接続する。
今仮に、図中の上側メモリセルMC′よりデータＤ
を、その下側のメモリセルMC′より反転データ
をそれぞれ別々のルートから同時的に読出す要求
があつたとすると、第１のルートについてはコラ
ムアドレスバスA1によつてコラムデコーダCD1
を選択し、第２のルートについてはコラムアドレ
スバスA2によつてコラムデコーダCD2を選択す
ることによつて、所望のデータが各該ルートに対
してそれぞれ供給される。
コラムデコーダCD1についてはゲート対G1が図
示するごとく接続しているからデータの書込みも
行える。したがつて書込みアクセスはコラムデコ
ーダCD1を介してのみ行われる。もし図示するメ
モリセルMC′のいずれかに（ワード線を適当に選
択して）データの書込みをしているのと同時に、
図示しない他のメモリセルからのデータの読出し
要求があれば、当該他のメモリセルの選択ならび
にデータの読出しは図示しない他のコラムデコー
ダCD2を用いて行われる。なお、コラムデコーダ
CD2により制御されるゲート対G2は、ビツト線対
に対して、各ゲートにおいて接続するから、メモ
リセルのデータを読出してもこれを破壊すること
はないが、コラムデコーダCD1により制御される
ゲート対G1は、メモリセルとバスB1を短絡的に
接続するから非破壊読出しを保障し得ない。この
ため、少なくともコラムデコーダCD1を選択して
読出す場合は、通常のダイナミツク形RAMの場
合と同様に、バスB1に外部アンプを接続して再
書き込みを行なうようにすることが望ましい。
示するごとく接続しているからデータの書込みも
行える。したがつて書込みアクセスはコラムデコ
ーダCD1を介してのみ行われる。もし図示するメ
モリセルMC′のいずれかに（ワード線を適当に選
択して）データの書込みをしているのと同時に、
図示しない他のメモリセルからのデータの読出し
要求があれば、当該他のメモリセルの選択ならび
にデータの読出しは図示しない他のコラムデコー
ダCD2を用いて行われる。なお、コラムデコーダ
CD2により制御されるゲート対G2は、ビツト線対
に対して、各ゲートにおいて接続するから、メモ
リセルのデータを読出してもこれを破壊すること
はないが、コラムデコーダCD1により制御される
ゲート対G1は、メモリセルとバスB1を短絡的に
接続するから非破壊読出しを保障し得ない。この
ため、少なくともコラムデコーダCD1を選択して
読出す場合は、通常のダイナミツク形RAMの場
合と同様に、バスB1に外部アンプを接続して再
書き込みを行なうようにすることが望ましい。
第３図は第２図の構成を含んでなる半導体メモ
リの全体を示すブロツク図である。本図におい
て、SAはセンスアンプの群、MCAはメモリセル
MC′のアレイである。第２図のワード線W1，W2
…WoはロウデコーダRDにより、ロウアドレス
RAに従つて、選択される。CD1はコラムデコー
ダの群、CD2もコラムデコーダの群であり、それ
ぞれコラムアドレスバスA1およびA2によつて
各々１つが選択され、それぞれ読出しバツフア
RB1およびRB2を介して読出しデータDR1および
DR2を出力する。コラムデコーダCD1側はデータ
の書込みも行え、書込みデータDWを書込みアン
プWAを通して受信する。
リの全体を示すブロツク図である。本図におい
て、SAはセンスアンプの群、MCAはメモリセル
MC′のアレイである。第２図のワード線W1，W2
…WoはロウデコーダRDにより、ロウアドレス
RAに従つて、選択される。CD1はコラムデコー
ダの群、CD2もコラムデコーダの群であり、それ
ぞれコラムアドレスバスA1およびA2によつて
各々１つが選択され、それぞれ読出しバツフア
RB1およびRB2を介して読出しデータDR1および
DR2を出力する。コラムデコーダCD1側はデータ
の書込みも行え、書込みデータDWを書込みアン
プWAを通して受信する。
(7) 発明の効果
以上説明したように本発明によれば、ダイナミ
ツク形メモリであつてもデユアルポートRAMと
しての動作が実現される。
ツク形メモリであつてもデユアルポートRAMと
しての動作が実現される。
第１図は従来のデユアルポートRAMを説明す
るための回路図、第２図は本発明に基づく半導体
メモリの一部を取り出して示す回路図、第３図は
第２図の構成を含んでなる半導体メモリの全体を
示すブロツク図である。 W1，W2…Wo…ワード線、BLおよび…ビ
ツト線対、MC，MC′…メモリセル、SA…セン
スアンプ、CD1，CD2…コラムデコーダ、G1，G2
…ゲート対。
るための回路図、第２図は本発明に基づく半導体
メモリの一部を取り出して示す回路図、第３図は
第２図の構成を含んでなる半導体メモリの全体を
示すブロツク図である。 W1，W2…Wo…ワード線、BLおよび…ビ
ツト線対、MC，MC′…メモリセル、SA…セン
スアンプ、CD1，CD2…コラムデコーダ、G1，G2
…ゲート対。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、複数のビツト線対と、こ
れらワード線およびビツト線対の交点に接続され
るダイナミツク形のメモリセルと、各前記ビツト
線対の間に接続され各前記メモリセルの保持デー
タをリフレツシユするセンスアンプと、各前記ビ
ツト線対を選択するためのランダムアクセス用の
コラムデコーダとを有してなる半導体メモリにお
いて、 前記ランダムアクセス用のコラムデコーダを、
各前記ビツト線対毎に設けられる第１のコラムデ
コーダおよび第２のコラムデコーダから構成し、 各前記ビツト線対を、各該ビツト線対に接続さ
れると共に対応する各前記第１のコラムデコーダ
によつて制御される第１のゲート対を介して、第
１のポートをなす読出し／書込みバスに共通に接
続し、また 各前記ビツト線対を、各該ビツト線対に接続さ
れると共に対応する各前記第２のコラムデコーダ
によつて、前記第１のコラムデコーダとは独立に
制御される第２のゲート対を介して、第２のポー
トをなす読出しバスに共通に接続してなることを
特徴とする半導体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169551A JPS5960793A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ |
| DE8383305536T DE3382595T2 (de) | 1982-09-30 | 1983-09-20 | Halbleiterspeicher des zwei-gattern-typs. |
| EP83305536A EP0107340B1 (en) | 1982-09-30 | 1983-09-20 | Dual port type semiconductor memory |
| US06/536,321 US4578780A (en) | 1982-09-30 | 1983-09-27 | Dual port type semiconductor memory |
| CA000438044A CA1205912A (en) | 1982-09-30 | 1983-09-29 | Dual port type semiconductor memory |
| KR1019830004613A KR860001935B1 (ko) | 1982-09-30 | 1983-09-29 | 듀얼 포오트형 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169551A JPS5960793A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960793A JPS5960793A (ja) | 1984-04-06 |
| JPH0459713B2 true JPH0459713B2 (ja) | 1992-09-24 |
Family
ID=15888564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169551A Granted JPS5960793A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4578780A (ja) |
| EP (1) | EP0107340B1 (ja) |
| JP (1) | JPS5960793A (ja) |
| KR (1) | KR860001935B1 (ja) |
| CA (1) | CA1205912A (ja) |
| DE (1) | DE3382595T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115095A (ja) * | 1983-11-26 | 1985-06-21 | Matsushita Electronics Corp | メモリ装置 |
| JPS60127598A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| US5587952A (en) * | 1984-12-17 | 1996-12-24 | Hitachi, Ltd. | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers |
| US4764899A (en) * | 1986-02-07 | 1988-08-16 | Advanced Micro Devices, Inc. | Writing speed in multi-port static rams |
| US5249159A (en) * | 1987-05-27 | 1993-09-28 | Hitachi, Ltd. | Semiconductor memory |
| JPH0782481B2 (ja) * | 1989-12-26 | 1995-09-06 | 三菱電機株式会社 | 半導体神経回路網 |
| US5142540A (en) * | 1990-03-13 | 1992-08-25 | Glasser Lance A | Multipart memory apparatus with error detection |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
| JP2704607B2 (ja) * | 1994-08-03 | 1998-01-26 | 三菱電機株式会社 | 半導体記憶装置 |
| US5559450A (en) * | 1995-07-27 | 1996-09-24 | Lucent Technologies Inc. | Field programmable gate array with multi-port RAM |
| US5835401A (en) * | 1996-12-05 | 1998-11-10 | Cypress Semiconductor Corporation | Dram with hidden refresh |
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| US6317358B1 (en) * | 2000-08-03 | 2001-11-13 | Micron Technology, Inc. | Efficient dual port DRAM cell using SOI technology |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3968480A (en) * | 1974-04-25 | 1976-07-06 | Honeywell Inc. | Memory cell |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| JPS51147225A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor memory |
| US4086662A (en) * | 1975-11-07 | 1978-04-25 | Hitachi, Ltd. | Memory system with read/write control lines |
| US4045783A (en) * | 1976-04-12 | 1977-08-30 | Standard Microsystems Corporation | Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry |
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
| JPS5587381A (en) * | 1978-12-25 | 1980-07-02 | Hitachi Ltd | 1-transistor type mis memory |
| JPS55157194A (en) * | 1979-05-23 | 1980-12-06 | Fujitsu Ltd | Semiconductor memory device |
| JPS5634179A (en) * | 1979-08-24 | 1981-04-06 | Mitsubishi Electric Corp | Control circuit for memory unit |
-
1982
- 1982-09-30 JP JP57169551A patent/JPS5960793A/ja active Granted
-
1983
- 1983-09-20 DE DE8383305536T patent/DE3382595T2/de not_active Expired - Fee Related
- 1983-09-20 EP EP83305536A patent/EP0107340B1/en not_active Expired - Lifetime
- 1983-09-27 US US06/536,321 patent/US4578780A/en not_active Expired - Lifetime
- 1983-09-29 CA CA000438044A patent/CA1205912A/en not_active Expired
- 1983-09-29 KR KR1019830004613A patent/KR860001935B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0107340B1 (en) | 1992-07-22 |
| KR860001935B1 (ko) | 1986-10-25 |
| CA1205912A (en) | 1986-06-10 |
| DE3382595D1 (de) | 1992-08-27 |
| KR840006098A (ko) | 1984-11-21 |
| EP0107340A2 (en) | 1984-05-02 |
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