JPS61120461A - 半導体装置におけるｎ形井戸の所定の横方向抵抗を減少させる方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は横方向抵抗を減少させてラッチアップを防止す
ることのできるＣＭＯ８半導体装置の構造およびその製
造方法に係り、特に陽子衝撃によりｎ形井戸領域の横方
向の抵抗を減少させてラッチアップを少なくする０ＭＯ
８構造に関する。

（２）技術の背景 ０ＭＯ８構造に起因する一般的な問題は、ラッチアップ
として知られている望ましくない導電機構に対するパル
ナラビリティ（Ｖｕｌｎｅｒａｂｉｌｉｔｙ　）にある
。ラッチアップとは、大きな電流がＶＤＤとｖＳＳとの
間を流れ、その結果集積回路（ＩＣ）の機能を止めたり
、時にはＩＣを破壊してしまう状態のことである。特に
、ＣＭＯ８集積回路は通常寄生ＰＮＰＮ構造を含み、こ
の構造当該溝道における接合の１つを印加される順方向
バイアスによってオンさ・せてしまうＳＣＲ動作を経て
望ましくないラッチアップ状態を発生させるものである
ことが湘られている。そして上記順方向バイアスを与え
た信号がなくなった後でも上記オン状態は続き、これに
よって過大電流によるデバイスの破壊が起こる。寄生ｎ
ｐｎおよびｐｎｐｔ’ランジスタの電流利得は、ラッチ
アップを避けるための制御における重要なパラメータで
ある。上記２つのトランジスタの電流利得の積が１より
大きい場合には、デバイスはラッチする。２つのデバイ
スの低い電流利得に対しては、いくつかの技術が用いら
れており、例えば少数キャリアの寿命を短かくする永め
の金のドープおよび中性子照射がある。これらおよび他
のラッチアップをなくす方法は、ＩＥＥＥの原子核科学
会報の１９７９年１２月のＭＳ−２６巻、　１６．６　
（Ｉ　Ｅ　ＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　１ｎＮｕ
ｃｌｅａｒ　　５ｃｉｅｎｃｅ、’Ｖｏ１．　　Ｎ　Ｓ
　　−２６，１６６。

Ｄｅｃ、　　１９７９　）の５０５６頁から５０５８頁
に記載されているオコア（九〇ｃｈｏ＆　）等による「
ＣＭＯ８集積回路におけるラッチアップ制御Ｊ　（Ｌａ
ｔｃｈｕｐ　Ｃｏｎｔｒｏｌ　ｉｎ　ＣＭＯ８Ｉｎｔｅ
ｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　）に述べられている
。

それらの技術は制御が難しく、またデバイス動作におい
て有害な効果（例えば漏れ超過）を引き起こす。

（３）発明の構成 本件発明のＣＭＯ８半導体の構造は、ｐ形基板内に形成
されたｎ形井戸領域を有し、陽子照射を用いて上記ｎ形
井戸領域内の所定の位置のｎ形不純物濃度を増加させる
ことによってｎ形の横方向の抵抗を減少させ、これによ
ってｎ形井戸領域の抵抗に関連するラッチアップをおさ
えることのできるものである。

（４）発明の実施例 上述した如＜　ＣＭＯＳ構造に関連する一般的な問題は
、ラッチアップに対する弱さである。一般的な双井戸Ｃ
ＭＯ８構造を示す第１図では、ＣＭＯ８製造過程によっ
て形成される寄生バイポーラデバイスが示されている。

通常の技術によって形成される第１図の構造では、ｐ形
基板１０が用いられていて、当該基板上にはｐ形エピタ
キシャル層１２が成長されている。なおｐ形エピタキシ
ャル層１２上には続いてゲート酸化層が成長され、そし
てゲート領域が形成されるもの、である。しかしこれら
の領域は簡単にするために第１図から第５図においては
示されていない。マスク処理と拡散処理過程を用いて、
ｐ形井戸１４とｎ形井戸１６とはｐ形エピタキシャル層
１２内に形成される。続いて浅いｎ形拡散端子１８およ
び２０が、ｐ形井戸１４内に形成され、同様にｐ形端子
２２および２４がｎ形井戸１６内に形成される。ｐ膨拡
散層２６およびｎ膨拡散層２８は電源（ＶＳＳおよびＶ
ＤＤ　）と当該装置とを接続するのに用いられる。双井
戸形成過程の十分な記載は米国特許第４，４３５，８９
６号にある。

第１図に示されている構造は、多くの寄生バイポーラデ
バイスからなるものであるが、説明を明確とするために
各極性の２つのトランジスタのみが示されている。第１
図を参照すると、ｐｎｐトランジスタ３０が領域２４、
ｎ形井戸１６およびｐ形井戸１４の間に形成され、前記
領域２４はトランジスタ３０のエミッタ、ｎ形井戸１６
はベース、ｐ形井戸１４（ｐ形エピタキシャル層１２お
よび基板１０も同様）はコレクタを成している。加えて
、横方向抵抗３２はトランジスタ３０とｎ形コンタクト
拡散領域２８との間に形成される。同様に、第２のｐｎ
ｐｌ’ランジスタ３４と抵抗３６はｐ形端子２２（エミ
ッタ）、ｎ形井戸１６（ベース）およびｐ形井戸１４（
コレクタとの間に形成される。１対の横方向ｎｐｎトラ
ンジスタがｐ形井戸１４内に位置するように形成される
。第１のｎｐｎトランジスタ４０は、ｎ形領域１８、ｐ
形井戸１４およびｎ形井戸１６から形成され、前記領域
１８はトランジスタ４０のエミッタを、ｐ形井戸１４は
ベースを、またｎ形井戸１６はコレクタを形成している
。抵抗４２はトランジスタ４００ベース（ｐ形井戸１４
）とｐ形領域２Ｇとの間に形成されている。ｎ形領域２
０、ｐ形井戸１４およびｎ形井戸１６は、それぞれｎｐ
ｎ寄生トランジスタ４４のエミッタ、ベースおよびコレ
クタとして働き、抵抗４６はトランジスタ４４（ｐ形井
戸１４）のベースとｐ形領域２６との間に形成されてい
る。上記バイポーラトランジスタのそれぞれのコレクタ
は、各トランジスタのベースをフィードし、そして全体
として第２図に示されている如く上述したサイリスタ（
ｐ−ｎ−ｐ−ｎ）を構成する。

第２図を参照すると、（第１図の）ｐｎｐトランジスタ
３０と３４は単にＴ２として、また抵抗３２と３６はＲ
Ｎとして示されている。同様に、ｎｐｎトランジスタ４
０および４６（第１図）はＴ１、また抵抗４２と４６ｈ
ＲＰとして示されており、ラッチアップをもたらすサイ
リスタ動作の説明を容易にするものである。特に、該サ
イリスタが適切にバイアスされた場合には、ｐｎｐトラ
ンジスタＴ２のコレクタ電流がｎｐｎトランジスタＴｌ
へのベース電流をｆ＃＠　Ｌ、正帰還装置の逆となる。

従って、該トランジスタの正と負の端子間に電流が流れ
続けることができ、ラッチアップと呼ばれるものになる
。特に、■ＳＳに関連する端子の電圧が（例えば静電放
電による疑似スパイクノイズによシ）一時的にＶＳＳ電
位より約０．７Ｖぐらい低くなった場合には、ｎ＋領域
１８および２０　（ｎｐｎ　トランジスタＴｌのエミッ
タ）がｐ形井戸１４（トランジスタＴ１のベース）へ電
子を供給し、この電子はｎ形井戸１６（トランジスタテ
工のコレクタ）へ達し、そこで正の端子２８から流れ出
す。このとき、上記電子の流れが十分大きいものであシ
、またＶＤＤへの接続端２８とｐ＋領域２２と２４との
間の抵抗が十分であれば、■Ｒ降下が起こシ、ｐ＋領域
２２と２４の下のｎ形井戸１６の電位が約０．７Ｖ下が
る。この電圧降下は、ｐ形領域２２および２４　（ｐｎ
ｐ　トランジスタＴ２のエミッタ）かられ形井戸１６（
トランジスタＴ２のベース）へホールを放出させる。描
該ホールはｐ形井戸１４（トランジスタＴ２のコレクタ
）へ達し、ｖＳＳ端子２６から流れ出す。もしｐ形井戸
１４内に十分なホール電流が存在し、ｐ形領域２６とｎ
十領域１８との間に十分な抵抗があれば、ＩＲ降下が生
じてｎ＋領域１８から電子がｐ形井戸１４へ注入される
。この電子電流は初めの電子電流に加えられｐｎｐおよ
びｎｐｎトランジスタＴｌおよびＴ２闇の正帰還を助長
する。この現象はラッチアップ条件につながるものであ
る。

ラッチアップ現象をさらにめんどうなものＫするのは、
０Ｍ０８回路への電流が遮断（すなわちＶＤＤまたはｖ
ＳＳのどちらかが切断される）されない限り、最初の障
害が取り除かれて大きなラッチアップ電流が自然継続す
る事実である。

ラッチアップをおさえるための効果的な技術は、寄生バ
イポーラトランジスタのエミッターベース接続をシャン
トする、第２図にＲＮおよびＲＰで示されている抵抗を
減少させることである。もしこれらのシャント抵抗が十
分小さければ、上述した大きなＩＲ降下が当該抵抗によ
って生ずることがなく、エミッターベース接続は順方向
にバイアスされる。

そしてデバイスはラッチをされない。従って、本件発明
により、ｎ形井戸１６内に設けられたシャント抵抗ＲＮ
を減少させる方法が開示されるものである。以下でより
詳細に議論されるように１本件発明の技術の優れた点は
、デバイスの最終の金属被着の直前に実施できるため従
来の処理技術と対立することがないことである。

第３図から第５図は本件発明に従ってラッチアップを防
止するためにｎ形井戸１６の抵抗を減少させるのに必要
な処理工程を示す図である。第３図から第５図は双井戸
ＣＭＯ８構造を示しているが、本件発明は単一井戸のデ
バイスにも同様に適用できるものであり、双井戸構造は
単に説明のために用いられたものである。第３図を参照
すると、本件発明の過程の出発点は、例えば最終金属被
層以外のすべての製造過程を通して双井戸ＣＭＯ３構造
である。第３図にはその代表的な構造が示されており、
ｐ＋基板１０と当該基板１０を覆うｐ形エービタキシャ
ル層１２を有するモノである。ｐ形井戸１４とｎ形井戸
１６は双井戸構造を形成し、ｎ膨拡散層１８および２０
とｐ膨拡散層２２と２４は、それぞれｐ形井戸１４およ
びｎ形井戸１６内でソースまたはドレイン領域となる。

上述した如く、ｐ膨拡散層２６およびｎ膨拡散層２８は
デバイスに電源電圧ｖＳＳおよびＶＤＤを与えるために
用いられる。パターン化された酸化層５ｏは上述した構
造の上に被着されたものであり、当該層５０の窓は最後
の金属接続を形成するためのものである。

上述した如く、本件発明はｎ形井戸の横方向抵抗を減少
させることによりラッチアップをなくす方法に関するも
のである。該抵抗は本件発明によれば、大きなエネルギ
ーでｎ形井戸１６を陽子衝惟して該ｎ形弁戸内に高濃度
ｎ形注入領域を形成することによって減少される。この
過程は第４図に示されている。

陽子をｎ形井戸にだけ注入するために、ｎ形井戸１６（
および基板中にある他のすべてのｎ形井戸）を除いた他
のすべての領域を覆うようにパターン化されたマスク層
５２が被着される。それから陽子注入が行なわれるが、
これには水素イオン（またはヘリウムの２価イオンＨｃ
＋＋）が注入ビームとして使用される。注入エネルギー
を制御すること洸よって、イオン注入の深さが確定され
ることは周知のことである。第６図はｒ１９８１年電子
デバイス会議Ｊ　（ｔｈｅ　１９８１　　Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍ
ｅｅｔｉｎｇ　）　　の第３７６頁から第３７９頁にイ
マイ（Ｋ、　ｒｍａｉ　）　　らによって著された「多
孔性酸化シリコンによる完全な分離技術とそのＬＳＩへ
の応用Ｊ（ＦｕｌｌＩｓｏｌａｔｉｏｎ　Ｔｅｃｈｎｏ
ｌｏｇｙ　ｂｙ　Ｐｏｒｏｕｓ　ＱｘｉｄｉｚｅｄＳｉ
ｌｉｃｏｎ　ａｎｄ　ｉｔｓ　Ａｐｐｌｉｃａｔｉｏｎ
ｓ　ｔｏ　ＬＳ　Ｉ　ｓ）から引用されたものである。

同図！′ｉ種々の注入エネルギーに対する注入深さとプ
ロトンによるドナー濃度との関係を示すグラフである。

例えば、注入エネルギー１５ｏＫｅＶでドース量Ｉ　Ｘ
　１０Ｉ５ｃｍ−２で水素イオンを注入すると、Ｉ　Ｘ
　１０”　ｃｍ＝のドナー濃度は約１．４μｍの深さに
形成される。本件発明によれば、水素イオンは結果とし
てＰＭＯＳデバイスの動作の劣下をまねかないようにｎ
形領域２２および２４より深く注入されなければならな
い。

従って、ｎ形領域の位置は第６図と同類のグラフを用い
て制御卸できるものであり、それによシ適切な注入エネ
ルギーおよび所望の注入位置を与えるドーズ量を決定す
るものである。

本件発明により形成される構造は、ｇ５図に示されてい
る。同図ではマスク層５２が除去されている。図の如く
、水素イオン（！たはヘリウムイオン）による陽子衝撃
は退行ｎ形井戸とも呼ばれるｎ＋領域５４をｎ形井戸１
６内のｐ形領域２２および２４の下方に形成する。ｎ＋
領域５４内のドーパント濃度を例えばＩ　Ｘ　１０１７
ｃｒｒＶ３まで増加させることにより、横方向抵抗ＲＮ
がかなり減少される。

従って、ＲＮによるＩＲ降下が減少され、デバイスはラ
ッチを起こさなくなる。さらには、ｎ＋領域５４の存在
がｐ形領域２４、ｎ形井戸１６およびｐ形エピタキシャ
ル層１２間に形成された縦方向ｐｎｐトランジスタのベ
ース領域を損傷する。この寄生トランジスタのベースの
損傷は、前記縦方向トランジスタの利得を下げる。この
利得の低下もラッチアップの防止を助長するものである
。

【図面の簡単な説明】

第１図はラッチアップのｐｎｐｎ動作を形成する寄生バ
イポーラトランジスタの位置を示している代表的な双井
戸ＣＭＯ８の断面図、第２図は第１図に示されている寄
生バイポーラトランジスタの相互接続を示す構成図、第
３図から４Ｃ５図は本件発明に従って退行ｎ＋領領域形
成する過程を示す図、第６図は代表的な陽子ドナー濃度
の深さ依存性を示す図である。 〔主要部分の符号の説明〕 １０・・・・・・・・・・・・・・・・・・半導体基板
１４・・・・・・・・・・・・・・・・・・ｐ形井戸領
域１６・・・・・・・・・・・・・・・・・・ｎ形井戸
領域５４・・・・・・・・・・・・・・・・・ｎ＋領域
ＦＩＧ、２ ＦＩＧ、　　４

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳトランジスタが形成されるｎ形井戸領域（例
   えば１６）をその表面に有し、当該井戸領域のそれぞれ
   が処理条件によつて決定される横方向抵抗を有している
   半導体基板；および前記ｎ形井戸領域内の一部に形成さ
   れ、前記ｎ形井戸の横方向抵抗を減少させてＭＯＳトラ
   ンジスタにおけるラッチアップを防止するための他のｎ
   形領域（例えば５４）とを有することを特徴とする半導
   体装置。 ２、特許請求の範囲第１項に記載の半導体装置において
   、該半導体基板表面はさらにｎ形井戸領域と対になるよ
   うに設けられたｐ形井戸領域を有することを特徴とする
   半導体装置。 ３、ラッチアップが防止される半導体装置の製造方法に
   おいて、該方法が（ａ）表面にｐ形井戸領域を有し、当
   該井戸領域が所定の横方向抵抗を有している半導体基板
   を形成するステップ； （ｂ）該ｎ形井戸領域を有する前記半導体基板の一部分
   を選択的に陽子で衝撃して、 前記ｎ形井戸領域の所定の横方向部分に沿つて前記ｎ形
   井戸領域の所定の横方向抵抗を減少させてラッチアップ
   を防止するためのｎ＾＋領域を形成するステップを含む
   ことを特徴とする半導体装置の製造方法。 ４、特許請求の範囲第３項に記載の半導体装置の製造方
   法において、 水素イオンを前記ステップ（ｂ）における陽子衝撃のソ
   ース源として用いることを特徴 とする半導体装置の製造方法。 ５、特許請求の範囲第３項に記載の半導体装置の製造方
   法において、 ヘリウムの２価イオンを前記ステップ（ｂ）における陽
   子衝撃のソース源として用いる ことを特徴とする半導体装置の製造方法。