JPS6146064B2 - - Google Patents
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- JPS6146064B2 JPS6146064B2 JP54064194A JP6419479A JPS6146064B2 JP S6146064 B2 JPS6146064 B2 JP S6146064B2 JP 54064194 A JP54064194 A JP 54064194A JP 6419479 A JP6419479 A JP 6419479A JP S6146064 B2 JPS6146064 B2 JP S6146064B2
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- JP
- Japan
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- semiconductor substrate
- defect
- well layer
- heat treatment
- stage heat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MOS半導体装置の製造方法の
改良に関する。
改良に関する。
従来の相補型MOS半導体装置（以下CMOSと
略す）は、第１図に示す如くｎ型シリコン基板１
にＰウエル層２を選択的に形成した半導体基体３
のシリコン基板１にゲート電極４１、P+型拡散
層であるソース５１、ドレイン６１を設けてｐチ
ヤンネルMOSトランジスタ７を、ｐ型ウエル層
２にゲート電極４２、n+拡散層であるソース５
２、ドレイン６２を設けてｎチヤンネルMOSト
ランジスタ８を夫々形成した構造になつている。
しかしながら、かかるCMOSにあつては動作時に
ｎ型シリコン基板１のp+拡散層とｐウエル層２
の間の横方向にラチラルPNPバイポーラトランジ
スタ（Tr1、Tr3）、ｐウエル層２のn+拡散層とｎ
型シリコン基板１の間の深さ方向にバーテイカル
NPNバイポーラトランジスタ（Tr2、Tr4）の寄生
素子が形成され、これらから生じるサイリスタ回
路により電源回路ＶDD−Vss間に異常に大きい
（数ｍＡ〜10ｍＡ）消費電流が流れる、いわゆる
ラツチアツプ現象が起こり、CMOSの回路動作特
性を著しく阻害する欠点があつた。
略す）は、第１図に示す如くｎ型シリコン基板１
にＰウエル層２を選択的に形成した半導体基体３
のシリコン基板１にゲート電極４１、P+型拡散
層であるソース５１、ドレイン６１を設けてｐチ
ヤンネルMOSトランジスタ７を、ｐ型ウエル層
２にゲート電極４２、n+拡散層であるソース５
２、ドレイン６２を設けてｎチヤンネルMOSト
ランジスタ８を夫々形成した構造になつている。
しかしながら、かかるCMOSにあつては動作時に
ｎ型シリコン基板１のp+拡散層とｐウエル層２
の間の横方向にラチラルPNPバイポーラトランジ
スタ（Tr1、Tr3）、ｐウエル層２のn+拡散層とｎ
型シリコン基板１の間の深さ方向にバーテイカル
NPNバイポーラトランジスタ（Tr2、Tr4）の寄生
素子が形成され、これらから生じるサイリスタ回
路により電源回路ＶDD−Vss間に異常に大きい
（数ｍＡ〜10ｍＡ）消費電流が流れる、いわゆる
ラツチアツプ現象が起こり、CMOSの回路動作特
性を著しく阻害する欠点があつた。
このようなことから、CMOSに形成される寄生
バイポーラトランジスタをトランジスタ動作させ
ないように封じ込める対策として、(1)ラチラル
PNPバイポーラトランジスタのベース巾（p+拡
散層とｐウエル層の巾）〔ＷL〕、或いはバーテイ
カルNPNバイポーラトランジスタのベース接合
深さ（ｐウエル層の拡散深さ）〔Xj〕を大きくし
てTr3或いはTr4の電流増幅率（hfe）を小さくす
るか、又は(2)ｎ型シリコン基板１の濃度、ｐウエ
ル層２の拡散濃度を高くしてそれらの比抵抗（Ｒ
Nsub、ＲP-well）を小さくしてTr1、Tr3のターン
オン電圧（ＶBE）以下にするか、いずれかにより
異常消費電流現象を防止することが提案されてい
る。しかしながら、(1)の改善方法のようにＷLや
Xjを一定値以上に大きくすることは、微細化、
高集積化を低下させるため問題がある。また、(2)
の改善方法のようにｎ型シリコン基板及びｐウエ
ル層の濃度を変化させることはｐチヤンネル及ｎ
チヤンネルのトランジスタ特性が変化するため、
その濃度の大巾な増大は自ずと限界がある。さら
に、これら(1)、(2)の改善方法のように寸法や濃度
の条件を組み合せることでサイリスタ回路の動作
を抑えることは、パターン又はプロセス設計に余
分な複雑さを加えることになり、CMOSの製造上
多大な障害となる。
バイポーラトランジスタをトランジスタ動作させ
ないように封じ込める対策として、(1)ラチラル
PNPバイポーラトランジスタのベース巾（p+拡
散層とｐウエル層の巾）〔ＷL〕、或いはバーテイ
カルNPNバイポーラトランジスタのベース接合
深さ（ｐウエル層の拡散深さ）〔Xj〕を大きくし
てTr3或いはTr4の電流増幅率（hfe）を小さくす
るか、又は(2)ｎ型シリコン基板１の濃度、ｐウエ
ル層２の拡散濃度を高くしてそれらの比抵抗（Ｒ
Nsub、ＲP-well）を小さくしてTr1、Tr3のターン
オン電圧（ＶBE）以下にするか、いずれかにより
異常消費電流現象を防止することが提案されてい
る。しかしながら、(1)の改善方法のようにＷLや
Xjを一定値以上に大きくすることは、微細化、
高集積化を低下させるため問題がある。また、(2)
の改善方法のようにｎ型シリコン基板及びｐウエ
ル層の濃度を変化させることはｐチヤンネル及ｎ
チヤンネルのトランジスタ特性が変化するため、
その濃度の大巾な増大は自ずと限界がある。さら
に、これら(1)、(2)の改善方法のように寸法や濃度
の条件を組み合せることでサイリスタ回路の動作
を抑えることは、パターン又はプロセス設計に余
分な複雑さを加えることになり、CMOSの製造上
多大な障害となる。
これに対し、本発明者は上記欠点を克服すべく
鋭意研究を重ねた結果、半導体基板に選択的にウ
エル層が形成され、かつ該基板とウエル層に夫々
ソース、ドレインの拡散層が形成された半導体基
体を、拡散層より深くウエル層より浅い表層部に
低濃度欠陥ないし無欠陥の領域（以下単に無欠陥
領域と称す）を形成し、かく内部に再結合中心
（高密度微小欠陥）をもつ構造にすることによつ
て、ソース、ドレインの拡散層の形成領域が無欠
陥領域となることにより、それらのインターフエ
ースを著しく下げることができ、しかも寄生トラ
ンジスタのエミツタより注入された電子（正孔）
を再結合中心が形成されたベース領域に容易にト
ラツプでき、もつて半導体基板の拡散層（例えば
p+拡散層）とウエル層の間の横方向に形成され
るPNPバイポーラトランジスタ、ウエル層のn+
拡散層と半導体基板の間の深さ方向に形成される
NPNバイポーラトランジスタの電流増幅率の増
大を防止できることを究明した。その結果、従来
の如く半導体基板の拡散層とウエル層の距離ＷL
やウエル層の深さXjを大きくしたり、半導体基
板及びウエル層の濃度を大きくしたりするなどの
マスク条件及びプロセス条件を変更することな
く、極めて簡単な方法、構造で動作中の異常消費
電流を低減でき、回路動作特性が良好で高集積度
化が可能な相補型MOS半導体装置及びその製造
方法を見い出した。
鋭意研究を重ねた結果、半導体基板に選択的にウ
エル層が形成され、かつ該基板とウエル層に夫々
ソース、ドレインの拡散層が形成された半導体基
体を、拡散層より深くウエル層より浅い表層部に
低濃度欠陥ないし無欠陥の領域（以下単に無欠陥
領域と称す）を形成し、かく内部に再結合中心
（高密度微小欠陥）をもつ構造にすることによつ
て、ソース、ドレインの拡散層の形成領域が無欠
陥領域となることにより、それらのインターフエ
ースを著しく下げることができ、しかも寄生トラ
ンジスタのエミツタより注入された電子（正孔）
を再結合中心が形成されたベース領域に容易にト
ラツプでき、もつて半導体基板の拡散層（例えば
p+拡散層）とウエル層の間の横方向に形成され
るPNPバイポーラトランジスタ、ウエル層のn+
拡散層と半導体基板の間の深さ方向に形成される
NPNバイポーラトランジスタの電流増幅率の増
大を防止できることを究明した。その結果、従来
の如く半導体基板の拡散層とウエル層の距離ＷL
やウエル層の深さXjを大きくしたり、半導体基
板及びウエル層の濃度を大きくしたりするなどの
マスク条件及びプロセス条件を変更することな
く、極めて簡単な方法、構造で動作中の異常消費
電流を低減でき、回路動作特性が良好で高集積度
化が可能な相補型MOS半導体装置及びその製造
方法を見い出した。
即ち、本発明方法は一導電型の半導体基板を
500〜1000℃の比較的低温度で第１段熱処理を施
した後、該第１段熱処理より高温度で第２段熱処
理を施して半導体基板の表層部に低濃度欠陥ない
し無欠陥の領域を、内部に再結合中心を形成する
工程と、半導体基板の低濃度欠陥ないし無欠陥の
領域側に該基板と逆導電型の不純物を選択的に導
入して該領域の深さより深いウエル層を形成し半
導体基体を作製する工程と、上記半導体基板及び
ウエル層上にゲート絶縁膜を介してゲート電極を
夫々形成する工程と、上記半導体基板及びウエル
層の低濃度欠陥ないし無欠陥の領域内にそれらと
逆導電型のソース、ドレインの拡散層を夫々形成
する工程とを具備したことを特徴とするものであ
る。
500〜1000℃の比較的低温度で第１段熱処理を施
した後、該第１段熱処理より高温度で第２段熱処
理を施して半導体基板の表層部に低濃度欠陥ない
し無欠陥の領域を、内部に再結合中心を形成する
工程と、半導体基板の低濃度欠陥ないし無欠陥の
領域側に該基板と逆導電型の不純物を選択的に導
入して該領域の深さより深いウエル層を形成し半
導体基体を作製する工程と、上記半導体基板及び
ウエル層上にゲート絶縁膜を介してゲート電極を
夫々形成する工程と、上記半導体基板及びウエル
層の低濃度欠陥ないし無欠陥の領域内にそれらと
逆導電型のソース、ドレインの拡散層を夫々形成
する工程とを具備したことを特徴とするものであ
る。
本発明方法における第１段熱処理の温度を上記
範囲に限定した理由は、その温度を500℃未満に
しても、1000℃を越えても、半導体基板に充分に
発生核を生成できないからである。
範囲に限定した理由は、その温度を500℃未満に
しても、1000℃を越えても、半導体基板に充分に
発生核を生成できないからである。
本発明方法における第２段熱処理は第１段熱処
理より高い条件で行なえばよいが、表層部に低濃
度欠陥ないし無欠陥の領域、内部に再結合中心を
形成する観点から1000〜1300℃の温度範囲内で行
なうことが望ましい。かかる第２段熱処理を半導
体基板に施すことによつて、第１段熱処理により
生成した発生核に半導体基板内に混入した酸素、
重金属が凝集して再結合中心を生じると共に、表
層部において酸素の外部拡散が起こり低濃度欠陥
ないし無欠陥の領域が形成され、その結果表層部
に無欠陥の領域、内部に再結合中心をもつ半導体
基板を製作できる。なお、無欠陥領域の深さは第
１段、第２段の熱処理時の温度及び時間等を適宜
選定することによつて容易に制御できる。
理より高い条件で行なえばよいが、表層部に低濃
度欠陥ないし無欠陥の領域、内部に再結合中心を
形成する観点から1000〜1300℃の温度範囲内で行
なうことが望ましい。かかる第２段熱処理を半導
体基板に施すことによつて、第１段熱処理により
生成した発生核に半導体基板内に混入した酸素、
重金属が凝集して再結合中心を生じると共に、表
層部において酸素の外部拡散が起こり低濃度欠陥
ないし無欠陥の領域が形成され、その結果表層部
に無欠陥の領域、内部に再結合中心をもつ半導体
基板を製作できる。なお、無欠陥領域の深さは第
１段、第２段の熱処理時の温度及び時間等を適宜
選定することによつて容易に制御できる。
本発明方法における第１段、第２段の熱処理の
雰囲気は非酸化性でも酸化性でもよい。
雰囲気は非酸化性でも酸化性でもよい。
本発明方法において、ウエル層を低濃度欠陥な
いし無欠陥の領域の深さより深くする理由は、そ
の深さを該領域より浅くする、つまりウエル層の
底部が再結合中心（高密度微小欠陥）に到達しな
いと、ウエル層の深さ方向に形成される寄生バイ
ポーラトランジスタのエミツタより注入された電
子（又は正孔）をベース領域に十分トラツプでき
ず、ひいては該寄生トランジスタの増幅率を効果
的に低減できなくなるからである。また、拡散層
を低濃度欠陥ないし無欠陥の領域内に形成する理
由は、その拡散層の深さを該領域より深くする、
つまり拡散層の一部が再結合中心まで拡がると、
拡散層のインターフエイスを十分に下げることが
できなくなり、ひいては半導体基板の横方向に形
成される寄生バイポーラトランジスタの増幅率を
効果的に低減できなくなるからである。
いし無欠陥の領域の深さより深くする理由は、そ
の深さを該領域より浅くする、つまりウエル層の
底部が再結合中心（高密度微小欠陥）に到達しな
いと、ウエル層の深さ方向に形成される寄生バイ
ポーラトランジスタのエミツタより注入された電
子（又は正孔）をベース領域に十分トラツプでき
ず、ひいては該寄生トランジスタの増幅率を効果
的に低減できなくなるからである。また、拡散層
を低濃度欠陥ないし無欠陥の領域内に形成する理
由は、その拡散層の深さを該領域より深くする、
つまり拡散層の一部が再結合中心まで拡がると、
拡散層のインターフエイスを十分に下げることが
できなくなり、ひいては半導体基板の横方向に形
成される寄生バイポーラトランジスタの増幅率を
効果的に低減できなくなるからである。
次に、本発明の実施例を第２図ａ〜ｄを参照し
て説明する。
て説明する。
実施例
〔〕 抵抗１Ωcmのｎ型シリコン基板を酸素雰
囲気中にて800℃、16時間第１段熱処理した
後、窒素雰囲気中にて1100℃、７時間第２段熱
処理を施した。この時、第２図ａに示すように
ｎ型シリコン基板１１の表層部に深さ５μｍの
無欠陥領域１２が形成され、これに続く内部に
高密度微細欠陥の再結合中心領域１３が形成さ
れた。
囲気中にて800℃、16時間第１段熱処理した
後、窒素雰囲気中にて1100℃、７時間第２段熱
処理を施した。この時、第２図ａに示すように
ｎ型シリコン基板１１の表層部に深さ５μｍの
無欠陥領域１２が形成され、これに続く内部に
高密度微細欠陥の再結合中心領域１３が形成さ
れた。
〔〕 次いで、上記シリコン基板１１の無欠陥
領域１２側にP+型の不純物であるボロンを選
択的に拡散して表面濃度1017cm-3、深さ10μｍ
のｐウエル層１４を形成して半導体基体１５を
作製した（第２図ｂ図示）。
領域１２側にP+型の不純物であるボロンを選
択的に拡散して表面濃度1017cm-3、深さ10μｍ
のｐウエル層１４を形成して半導体基体１５を
作製した（第２図ｂ図示）。
〔〕 次いで、第２図ｃに示すようにｎ型シリ
コン基板１１上にゲート酸化膜１６１を介して
多結晶シリコンからなるゲート電極１７１を形
成した後、ボロンを選択的に拡散して無欠陥領
域１２内に深さ３μｍのP+拡散層であるソー
ス１８１、ドレイン１９１を形成してＰチヤン
ネルMOSトランジスタ２０を、さらにn+型の
アース取出し層２１１を形成した。なお、ソー
ス１８１とｐウエル層１４の距離は50μｍとし
た。ひきつづき、同第２図ｃに示すように、ｐ
ウエル層１４上にゲート酸化膜１６２を介して
多結晶シリコンからなるゲート電極１７２を形
成した後、砒素を選択的に拡散してｐウエル層
１４の無欠陥領域１２内に深さ３μｍのn+拡
散層であるソース１８２、ドレイン１９２を形
成してｎチヤンネルMOSトランジスタ２２
を、さらにP+型のアース取出し層２１２を形
成した。その後、CVD−SiO2膜２３を被着
し、各拡散層上のCVD−SiO2膜２３部分にコ
ンタクトホールを開孔した後、アルミニウムを
被着しパターニングしてドレイン１９１とアー
ス取出し層２１１間、ソース１８１とドレイン
１９２間及びソース１８２とアース取出し層２
１２間を夫々接続するアルミニウム取出し電極
２４，２５，２６を形成してCMOSを造つた
（第２図ｄ図示）。
コン基板１１上にゲート酸化膜１６１を介して
多結晶シリコンからなるゲート電極１７１を形
成した後、ボロンを選択的に拡散して無欠陥領
域１２内に深さ３μｍのP+拡散層であるソー
ス１８１、ドレイン１９１を形成してＰチヤン
ネルMOSトランジスタ２０を、さらにn+型の
アース取出し層２１１を形成した。なお、ソー
ス１８１とｐウエル層１４の距離は50μｍとし
た。ひきつづき、同第２図ｃに示すように、ｐ
ウエル層１４上にゲート酸化膜１６２を介して
多結晶シリコンからなるゲート電極１７２を形
成した後、砒素を選択的に拡散してｐウエル層
１４の無欠陥領域１２内に深さ３μｍのn+拡
散層であるソース１８２、ドレイン１９２を形
成してｎチヤンネルMOSトランジスタ２２
を、さらにP+型のアース取出し層２１２を形
成した。その後、CVD−SiO2膜２３を被着
し、各拡散層上のCVD−SiO2膜２３部分にコ
ンタクトホールを開孔した後、アルミニウムを
被着しパターニングしてドレイン１９１とアー
ス取出し層２１１間、ソース１８１とドレイン
１９２間及びソース１８２とアース取出し層２
１２間を夫々接続するアルミニウム取出し電極
２４，２５，２６を形成してCMOSを造つた
（第２図ｄ図示）。
しかして、得られたCMOSに第２図ｄ及第３図
に示すようにゲート電極１７１，１７２に入力端
子を、ソース１８１とドレイン１９２を接続する
アルミニウム取出し電極２５に出力端子を、アル
ミニウム取出し電極２４，２６にドレイン端子、
ソース端子を接続した後、入出力端子間に12Vの
電圧を印加して動作させ、ノイズトリガを加えて
ＶDD−Vss間の電流を測定した。また、第１、第
２の熱処理を施さない以外上記実施例と同様な方
法で造られたCMOS（比較例）についても同様に
ＶDD−Vss間の電流を測定した。その結果、比較
例のCMOSでは３〜10ｍＡの異常に高い電流がＶ
DD−Vss間に流れたのに対し、本実施例のCMOS
では８〜20μＡの極めて低い電流しかＶDD−Vss
間に流れず、寄生トランジスタによる異常消費電
流を著しく低減できることがわかつた。
に示すようにゲート電極１７１，１７２に入力端
子を、ソース１８１とドレイン１９２を接続する
アルミニウム取出し電極２５に出力端子を、アル
ミニウム取出し電極２４，２６にドレイン端子、
ソース端子を接続した後、入出力端子間に12Vの
電圧を印加して動作させ、ノイズトリガを加えて
ＶDD−Vss間の電流を測定した。また、第１、第
２の熱処理を施さない以外上記実施例と同様な方
法で造られたCMOS（比較例）についても同様に
ＶDD−Vss間の電流を測定した。その結果、比較
例のCMOSでは３〜10ｍＡの異常に高い電流がＶ
DD−Vss間に流れたのに対し、本実施例のCMOS
では８〜20μＡの極めて低い電流しかＶDD−Vss
間に流れず、寄生トランジスタによる異常消費電
流を著しく低減できることがわかつた。
以上詳述した如く、本発明によれば従来の如く
半導体基板の拡散層とウエル層の距離やウエル層
の深さを大きくしたり、半導体基板及びウエル層
の濃度を高くしたりするなどのマスク条件及びプ
ロセス条件を変更することなく、動作中、寄生ト
ランジスタにより生じる異常消費電流を著しく低
減でき、もつて回路動作特性が良好で高集積度化
が可能な相補型MOS半導体装置を極めて簡単な
工程で製造し得る方法を提供できるものである。
半導体基板の拡散層とウエル層の距離やウエル層
の深さを大きくしたり、半導体基板及びウエル層
の濃度を高くしたりするなどのマスク条件及びプ
ロセス条件を変更することなく、動作中、寄生ト
ランジスタにより生じる異常消費電流を著しく低
減でき、もつて回路動作特性が良好で高集積度化
が可能な相補型MOS半導体装置を極めて簡単な
工程で製造し得る方法を提供できるものである。
第１図は従来の相補型MOS半導体装置を示す
概略説明図、第２図ａ〜ｄは本発明の実施例にお
ける相補型MOS半導体装置の製造工程を示す断
面図、第３図は第２図ｄ図示の相補型MOS半導
体装置の等価回路図である。 １１……ｎ型シリコン基板、１２……無欠陥領
域、１３……再結合中心領域、１４……ｐウエル
層、１５……半導体基体、１７１，１７２……ゲ
ート電極、１８１，１８２……ソース、１９１，
１９２……ドレイン、２０……ｐチヤンネル
MOSトランジスタ、２２……ｎチヤンネルMOS
トランジスタ、２４，２５，２６……アルミニウ
ム取出し電極。
概略説明図、第２図ａ〜ｄは本発明の実施例にお
ける相補型MOS半導体装置の製造工程を示す断
面図、第３図は第２図ｄ図示の相補型MOS半導
体装置の等価回路図である。 １１……ｎ型シリコン基板、１２……無欠陥領
域、１３……再結合中心領域、１４……ｐウエル
層、１５……半導体基体、１７１，１７２……ゲ
ート電極、１８１，１８２……ソース、１９１，
１９２……ドレイン、２０……ｐチヤンネル
MOSトランジスタ、２２……ｎチヤンネルMOS
トランジスタ、２４，２５，２６……アルミニウ
ム取出し電極。
Claims (1)
- １ 一導電型の半導体基板を500〜1000℃の比較
的低温度で第１段熱処理を施した後、該第１段熱
処理より高温度で第２段熱処理を施して半導体基
板の表層部に低濃度欠陥ないし無欠陥の領域を、
内部に再結合中心を形成する工程と、半導体基板
の低濃度欠陥ないし無欠陥の領域側に該基板と逆
導電型の不純物を選択的に導入して該領域の深さ
より深いウエル層を形成して半導体基体を作製す
る工程と、前記半導体基板及びウエル層上にゲー
ト絶縁膜を介してゲート電極を夫々形成する工程
と、前記半導体基板及びウエル層の低濃度欠陥な
いし無欠陥の領域内にそれらと逆導電型のソー
ス、ドレイン領域の拡散層を夫々形成する工程と
を具備したことを特徴とする相補型MOS半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6419479A JPS55156362A (en) | 1979-05-24 | 1979-05-24 | Complementary mos semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6419479A JPS55156362A (en) | 1979-05-24 | 1979-05-24 | Complementary mos semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156362A JPS55156362A (en) | 1980-12-05 |
| JPS6146064B2 true JPS6146064B2 (ja) | 1986-10-11 |
Family
ID=13251008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6419479A Granted JPS55156362A (en) | 1979-05-24 | 1979-05-24 | Complementary mos semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156362A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143563A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6089931A (ja) * | 1983-10-24 | 1985-05-20 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH05198666A (ja) * | 1991-11-20 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1979
- 1979-05-24 JP JP6419479A patent/JPS55156362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156362A (en) | 1980-12-05 |
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