JPS61120475A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS61120475A JPS61120475A JP59240519A JP24051984A JPS61120475A JP S61120475 A JPS61120475 A JP S61120475A JP 59240519 A JP59240519 A JP 59240519A JP 24051984 A JP24051984 A JP 24051984A JP S61120475 A JPS61120475 A JP S61120475A
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- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法に関し、特
にショットキゲート電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）のゲート電極と、ソース、ドレイン各電極を自己整
合的に形成でき、さらにソース、ドレインとなるｎ型高
濃度イオン注入領域とソース。
にショットキゲート電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）のゲート電極と、ソース、ドレイン各電極を自己整
合的に形成でき、さらにソース、ドレインとなるｎ型高
濃度イオン注入領域とソース。
ドレイン各電極をも自己整合的に形成できるＭＥＳＦＥ
Ｔの製造方法に関する。
Ｔの製造方法に関する。
ＭＥＳＦＥＴ、例えば砒化ガリウム（ＧａＡｓ）を材料
とするＧａＡｓＭＥＳＦＥＴ （以下ＦＥＴと称す）は
υ）ＩＦ帯、マイクロ波帯等の高周波帯において優れた
低雑音高利得特性を示すために、低雑音増幅器などに汎
く使用されている。さらに、より一層の特性改菩、特性
の均一性、再現性の向上を目的に、最近所謂″自己整合
型′″ＦＥＥＴの製造方法が種々提案されている。
とするＧａＡｓＭＥＳＦＥＴ （以下ＦＥＴと称す）は
υ）ＩＦ帯、マイクロ波帯等の高周波帯において優れた
低雑音高利得特性を示すために、低雑音増幅器などに汎
く使用されている。さらに、より一層の特性改菩、特性
の均一性、再現性の向上を目的に、最近所謂″自己整合
型′″ＦＥＥＴの製造方法が種々提案されている。
以下、それらの″自己整合型” Ｆ Ｅ Ｔの製造方法
の一つを例示し図面を参照して説明する。
の一つを例示し図面を参照して説明する。
第２図（ａ）〜（１２）は従来の方法を説明するために
、主要な工程毎の素子断面を示したものである。まず、
第２図（ａ）に示す様に半絶縁性砒化ガリウム基板（ｉ
−ＧａＡｓ） （１）にチャンネル層となるｎ形領域（
２）を選択的に設ける。次いで、熱的安定性に優れた遷
移金属の窒化物（例えばタングステンティ１−ライドＩ
ＩＮ、タンタルナイトライドＴａＮ、チタンナイトライ
ドＴｉＮ ）又は硅化物（例えばタングステンシリサイ
ドＷＳｉ、チタンシリサイドＴｉ５ｉ）からなる第１金
属Ｍ （３） 、続いてゲート抵抗を低くするために低
比抵抗金属層（例えば金）（４）をスパッタ蒸着する（
第２図（ｂ））。さらに、スパッタ速度の遅い金属層（
例えばチタン） （１４）をリフトオフ法を用いて所定
の位置に形成する（第２図（Ｃ））。次いで、このスパ
ッタ速度の遅い金属層（１４）をマスクに低比抵抗金属
（４）をスパッタエツチングしく第２図（ｄ））、その
後マスクとしたスパッタ速度の遅い金属層（１４）を除
去する。続いて、プラズマエツチングなどの等方性エツ
チングを用いて第１金属層（３）をエツチングする（第
２図（ｅ））。このとき、第１金／１Ｋｆｆ（３）はサ
イドエツチングされ、低比抵抗金属層（４）より後退す
る。この様にして、第２図（ｅ）に示したように所謂″
Ｔ型ゲート”（３４）が得られる。なお、第１金属層（
３）のエツチングは膜厚に相当するだけ行なう事が、ゲ
ート長を揃える上で重要である。続いて１段差被覆性、
膜厚の均一性。
、主要な工程毎の素子断面を示したものである。まず、
第２図（ａ）に示す様に半絶縁性砒化ガリウム基板（ｉ
−ＧａＡｓ） （１）にチャンネル層となるｎ形領域（
２）を選択的に設ける。次いで、熱的安定性に優れた遷
移金属の窒化物（例えばタングステンティ１−ライドＩ
ＩＮ、タンタルナイトライドＴａＮ、チタンナイトライ
ドＴｉＮ ）又は硅化物（例えばタングステンシリサイ
ドＷＳｉ、チタンシリサイドＴｉ５ｉ）からなる第１金
属Ｍ （３） 、続いてゲート抵抗を低くするために低
比抵抗金属層（例えば金）（４）をスパッタ蒸着する（
第２図（ｂ））。さらに、スパッタ速度の遅い金属層（
例えばチタン） （１４）をリフトオフ法を用いて所定
の位置に形成する（第２図（Ｃ））。次いで、このスパ
ッタ速度の遅い金属層（１４）をマスクに低比抵抗金属
（４）をスパッタエツチングしく第２図（ｄ））、その
後マスクとしたスパッタ速度の遅い金属層（１４）を除
去する。続いて、プラズマエツチングなどの等方性エツ
チングを用いて第１金属層（３）をエツチングする（第
２図（ｅ））。このとき、第１金／１Ｋｆｆ（３）はサ
イドエツチングされ、低比抵抗金属層（４）より後退す
る。この様にして、第２図（ｅ）に示したように所謂″
Ｔ型ゲート”（３４）が得られる。なお、第１金属層（
３）のエツチングは膜厚に相当するだけ行なう事が、ゲ
ート長を揃える上で重要である。続いて１段差被覆性、
膜厚の均一性。
制御性に優れた第２の絶縁膜（例えばプラズマシリコン
窒化膜、 Ｐ−５ｉＮ）（５）を被着した後（第２図（
ｆ））、所定の領域以外をマスク材（６）で覆う（第２
図（ｇ））。次いで、リアクティブオンエッチ（Ｒ。
窒化膜、 Ｐ−５ｉＮ）（５）を被着した後（第２図（
ｆ））、所定の領域以外をマスク材（６）で覆う（第２
図（ｇ））。次いで、リアクティブオンエッチ（Ｒ。
１、 Ｅ）等の異方性エツチングを用いてＴ型ゲート（
旦）の側壁部の第２の絶縁膜（１５）並びにマスク材（
６）で覆われた部分以外の絶縁膜（５）を除去する（第
２図（ｈ））。次いで、ｎ形不純物となるイオン（７）
（例えばシリコンイオン、Ｓｉ”）を高濃度注入し、高
濃度イオン注入領域（８）、（９）を得る（第２図（ｉ
））。
旦）の側壁部の第２の絶縁膜（１５）並びにマスク材（
６）で覆われた部分以外の絶縁膜（５）を除去する（第
２図（ｈ））。次いで、ｎ形不純物となるイオン（７）
（例えばシリコンイオン、Ｓｉ”）を高濃度注入し、高
濃度イオン注入領域（８）、（９）を得る（第２図（ｉ
））。
さらにマスク材（６）を除去し、次いで保護膜（１０）
で覆った後、注入されたイオン（７）を活性化するため
の熱処理（例えば８００℃、１５分間窒素雰囲気中にて
）を施し、ソース領域（１８）、ドレイン領域（１９）
を得る（第２図（ｊ））。次いで保護膜（１０）を除去
した後、所定の領域をフォトレジスト層（１１）で覆う
（第２図（ｋ））。次いで、オーム性金属ｆｆ（１２）
を被着した後、フォトレジストＭ（ｌｌ）で覆われた領
域上に被着されたオーム性金属層（１２）を除去するこ
とにより、それぞれソース電極（２８）及びドレイン電
極（２９）が形成され″゛自己整合型”ＦＥＴ（旦）を
得る（第２図（Ｑ））。
で覆った後、注入されたイオン（７）を活性化するため
の熱処理（例えば８００℃、１５分間窒素雰囲気中にて
）を施し、ソース領域（１８）、ドレイン領域（１９）
を得る（第２図（ｊ））。次いで保護膜（１０）を除去
した後、所定の領域をフォトレジスト層（１１）で覆う
（第２図（ｋ））。次いで、オーム性金属ｆｆ（１２）
を被着した後、フォトレジストＭ（ｌｌ）で覆われた領
域上に被着されたオーム性金属層（１２）を除去するこ
とにより、それぞれソース電極（２８）及びドレイン電
極（２９）が形成され″゛自己整合型”ＦＥＴ（旦）を
得る（第２図（Ｑ））。
このＦ Ｅ Ｔ （１３）では、まず高周波特性に大き
く影響するゲート抵抗Ｒｇの低減を目的に第１金属層（
３）上に低比抵抗金属（４）を有するＴ型ゲート（旦）
が形成される。その後、ソース抵抗Ｒｓを下げるために
設けられた高濃度イオン注入領域（８）、（９）に保Ｗ
！ｒｆ１（１０）を被着した後、注入イオン（７）の活
性化のための熱処理（アニール）が行なわれる。その際
、活性化を充分なものとするには例えば８２０℃以上の
高温アニールが必要であるとわかっているが、このよう
な高温アニールを行なうと、第１金属層（３）と低比抵
抗金属層（４）との間、あるいは保護膜（１０）と低比
抵抗金属層（４）との間で反応がおこり、ゲート（３Ａ
）の変形、ゲート抵抗Ｒｇの著しい増大などをひきおこ
すため、実際には７５０〜８００℃程度の低温でアニー
ルせざるを得ず、Ｒｓの低減、均−性並びに再現性の確
保が困難であった。
く影響するゲート抵抗Ｒｇの低減を目的に第１金属層（
３）上に低比抵抗金属（４）を有するＴ型ゲート（旦）
が形成される。その後、ソース抵抗Ｒｓを下げるために
設けられた高濃度イオン注入領域（８）、（９）に保Ｗ
！ｒｆ１（１０）を被着した後、注入イオン（７）の活
性化のための熱処理（アニール）が行なわれる。その際
、活性化を充分なものとするには例えば８２０℃以上の
高温アニールが必要であるとわかっているが、このよう
な高温アニールを行なうと、第１金属層（３）と低比抵
抗金属層（４）との間、あるいは保護膜（１０）と低比
抵抗金属層（４）との間で反応がおこり、ゲート（３Ａ
）の変形、ゲート抵抗Ｒｇの著しい増大などをひきおこ
すため、実際には７５０〜８００℃程度の低温でアニー
ルせざるを得ず、Ｒｓの低減、均−性並びに再現性の確
保が困難であった。
この発明は上記従来の問題点に鑑み、注入されたイオン
を活性化するためのアニールが所要の温度で施せるよう
に改良された電界効果トランジスタの製造方法を提供す
るものである。
を活性化するためのアニールが所要の温度で施せるよう
に改良された電界効果トランジスタの製造方法を提供す
るものである。
この発明にかかる電界効果トランジスタの製造方法は、
半絶縁性化合物半導体基体中へ選択的にｎ形領域または
ｎ形不純物となるイオン注入領域を設ける工程と、前記
領域とショットキ接触する遷移金属の窒化物または珪化
物からなる第１金属層およびこの第１金ｇＣＮ上を覆い
これよりも大なる面積の第１の絶縁膜からなるゲート電
極を形成する工程と、全面に段差被覆性に優れた第２の
絶縁膜を被着する工程と、前記第２の絶縁膜の所定の領
域以外をマスク層で覆う工程と、異方性エツチングを施
し前記ゲート電極側壁部とマスク層で被覆された部分以
外の第２の絶縁膜を除去する工程と、ｎ型不純物となる
イオンを注入する工程と、前記マスク材を除去する工程
と、前記注入されたイオンを活性化するための熱処理工
程と、前記第１の絶縁膜を除去する工程と、リフトオフ
法によって前記第１金属層上を含む所定の領域にオーム
性電極を被着する工程を含むことを特徴とするもので、
ＭＥＳＦＥＴにおけるＲｓの低減、均−性並びに再現性
の確保が達成できる。
半絶縁性化合物半導体基体中へ選択的にｎ形領域または
ｎ形不純物となるイオン注入領域を設ける工程と、前記
領域とショットキ接触する遷移金属の窒化物または珪化
物からなる第１金属層およびこの第１金ｇＣＮ上を覆い
これよりも大なる面積の第１の絶縁膜からなるゲート電
極を形成する工程と、全面に段差被覆性に優れた第２の
絶縁膜を被着する工程と、前記第２の絶縁膜の所定の領
域以外をマスク層で覆う工程と、異方性エツチングを施
し前記ゲート電極側壁部とマスク層で被覆された部分以
外の第２の絶縁膜を除去する工程と、ｎ型不純物となる
イオンを注入する工程と、前記マスク材を除去する工程
と、前記注入されたイオンを活性化するための熱処理工
程と、前記第１の絶縁膜を除去する工程と、リフトオフ
法によって前記第１金属層上を含む所定の領域にオーム
性電極を被着する工程を含むことを特徴とするもので、
ＭＥＳＦＥＴにおけるＲｓの低減、均−性並びに再現性
の確保が達成できる。
以下、本発明の１実施例を第１図を参照して説明する。
まず、半絶縁性砒化ガリウム基板（ｉ−ＧａＡｓ） （
１）にチャンネル層となるｎ形領域（２）を選択的に設
ける（第１図（ａ））、次いで熱的安定性に優れた遷移
金属の窒化物（例えばタングステンナイトライドｌ１Ｉ
Ｎ、タンタルナイトライドＴａＮ、チタンナイトライド
ＴｉＮ ）又は硅化物（例えばタングステンシリサイド
１ｉｌｓｉ、チタンシリサイドＴｉ５ｉ）からなる第１
金属層（３）をスパッタ蒸着し、続いて第１の絶縁膜（
１０１）を被着する（第１図（ｂ））、さらに、所定の
位置にフォトレジスト層（１０２）を被着した後（第１
図（Ｃ））、フォトレジスト層（１０２）をマスクに第
１の絶縁膜（１０１）をエツチングしく第１図（ｄ））
。
１）にチャンネル層となるｎ形領域（２）を選択的に設
ける（第１図（ａ））、次いで熱的安定性に優れた遷移
金属の窒化物（例えばタングステンナイトライドｌ１Ｉ
Ｎ、タンタルナイトライドＴａＮ、チタンナイトライド
ＴｉＮ ）又は硅化物（例えばタングステンシリサイド
１ｉｌｓｉ、チタンシリサイドＴｉ５ｉ）からなる第１
金属層（３）をスパッタ蒸着し、続いて第１の絶縁膜（
１０１）を被着する（第１図（ｂ））、さらに、所定の
位置にフォトレジスト層（１０２）を被着した後（第１
図（Ｃ））、フォトレジスト層（１０２）をマスクに第
１の絶縁膜（１０１）をエツチングしく第１図（ｄ））
。
続いて第１金属層（３）をプラズマエツチングなどの等
方性エツチングを用いてエツチングする（第１図（ｅ）
）。このとき、第１金属層（３）はサイドエツチングさ
れ、第１の絶縁膜（１０１）より後退し。
方性エツチングを用いてエツチングする（第１図（ｅ）
）。このとき、第１金属層（３）はサイドエツチングさ
れ、第１の絶縁膜（１０１）より後退し。
パ擬似Ｔ型ゲート”（３０１）が得られる。続いて１段
差被覆性、膜厚の均一性、制御性に優れた絶縁膜（例え
ばプラズマシリコン窒化膜、Ｐ −５ｉＮ）（２５）を
被着する（第１図（ｆ） ）、次いで、所定の領域以外
をマスク材（６）で覆い（第１図（ｇ） ） 、さらに
リアクティブイオンエッチ（Ｒ，−１，Ｅ、）等の異方
性エツチングを用いて゛′擬擬似梨型ゲート（３（則）
の側壁部の第２の絶縁膜（３５）、並びにマスク材（６
）で覆われた部分の第２の絶縁膜（２５）以外のＩＩ！
縁膜を除去する（第１図（ｈ））。続いて、ｎ形不純物
となるイオン（７）（例えばシリコンイオン、Ｓｉ”）
を高濃度注入しく例えば１００ｋｅＶ、２ Ｘ １０１
３Ｓｉ”／ｃＪ）、高濃度イオン注入領域（８）、（９
）を得る（第１図（ｉ））。
差被覆性、膜厚の均一性、制御性に優れた絶縁膜（例え
ばプラズマシリコン窒化膜、Ｐ −５ｉＮ）（２５）を
被着する（第１図（ｆ） ）、次いで、所定の領域以外
をマスク材（６）で覆い（第１図（ｇ） ） 、さらに
リアクティブイオンエッチ（Ｒ，−１，Ｅ、）等の異方
性エツチングを用いて゛′擬擬似梨型ゲート（３（則）
の側壁部の第２の絶縁膜（３５）、並びにマスク材（６
）で覆われた部分の第２の絶縁膜（２５）以外のＩＩ！
縁膜を除去する（第１図（ｈ））。続いて、ｎ形不純物
となるイオン（７）（例えばシリコンイオン、Ｓｉ”）
を高濃度注入しく例えば１００ｋｅＶ、２ Ｘ １０１
３Ｓｉ”／ｃＪ）、高濃度イオン注入領域（８）、（９
）を得る（第１図（ｉ））。
さらに、マスク材（６）を除去し、次いで注入されたイ
オン（７）を活性化するための熱処理（アニール）を例
えば８５０℃、１５分間砒素圧下で行ない。
オン（７）を活性化するための熱処理（アニール）を例
えば８５０℃、１５分間砒素圧下で行ない。
ソース領域（１８）、ドレイン領域（１９）を得る（第
１図（ｊ））。続いて、所定の領域をフォトレジスト層
（１０３）で覆い１．第１の絶縁膜（１０１）をエツチ
ング除去しくこの第１の絶縁膜（１０１）は除去された
状態を示すので図示されない）た後（第１図（ｋ））、
オーム性金属層（１０４）を被着し、次いでフォトレジ
スト層（１０３）で覆われた領域上のオーム性金属層（
１０４）を除去することにより、それぞれソース電極（
３８）及びドレイン電極（３９）が形成されると共に。
１図（ｊ））。続いて、所定の領域をフォトレジスト層
（１０３）で覆い１．第１の絶縁膜（１０１）をエツチ
ング除去しくこの第１の絶縁膜（１０１）は除去された
状態を示すので図示されない）た後（第１図（ｋ））、
オーム性金属層（１０４）を被着し、次いでフォトレジ
スト層（１０３）で覆われた領域上のオーム性金属層（
１０４）を除去することにより、それぞれソース電極（
３８）及びドレイン電極（３９）が形成されると共に。
第１金属層（３）上にオーム性金属Ｍ（１０４）が被着
された″Ｔ型ゲート″を有するＦＥＴ（月１）を得る（
第１図（Ｑ））。
された″Ｔ型ゲート″を有するＦＥＴ（月１）を得る（
第１図（Ｑ））。
上に述べたように、注入イオンのアニールに際し１本発
明では第１金属層（３）上は第１の絶縁膜（１０１）で
覆われているので、従来のような金属間の反応あるいは
低比抵抗金属層（４）と保護膜（１０）との反応などは
おこらず、８２０℃以上の高温アニールが可能である。
明では第１金属層（３）上は第１の絶縁膜（１０１）で
覆われているので、従来のような金属間の反応あるいは
低比抵抗金属層（４）と保護膜（１０）との反応などは
おこらず、８２０℃以上の高温アニールが可能である。
また、第１金属層（３）上にはオーム性金属層（１０４
）が被着され、ゲート抵抗を充分低い値に保つことがで
きる。
）が被着され、ゲート抵抗を充分低い値に保つことがで
きる。
なお、先の実施例ではｎ形不純物の高濃度注入を擬似Ｔ
型ゲート（」）の側壁部に絶縁膜（３５）を残した後行
なっていたが、第２の絶縁膜（２５）を被着し、所定の
領域以外をマスク材（６）で覆い、イオン注入した後擬
似Ｔ型ゲート（３０１）を形成してもよい。この場合に
は、注入エネルギーを所定の値に選び、ソース・ドレイ
ン各領域（［１） 、 （１９）の電子濃度分布のピー
クを表面近傍に設定することにより、ソース・ドレイン
各電極のオーム性接触抵抗を下げることができる。
型ゲート（」）の側壁部に絶縁膜（３５）を残した後行
なっていたが、第２の絶縁膜（２５）を被着し、所定の
領域以外をマスク材（６）で覆い、イオン注入した後擬
似Ｔ型ゲート（３０１）を形成してもよい。この場合に
は、注入エネルギーを所定の値に選び、ソース・ドレイ
ン各領域（［１） 、 （１９）の電子濃度分布のピー
クを表面近傍に設定することにより、ソース・ドレイン
各電極のオーム性接触抵抗を下げることができる。
さらに、先の実施例ではＭＥＳＦＥＴの製造方法につい
て述べたが、ＭＥＳＦＥＴを含んで構成される集積回路
装置の製造にも適用できることは言うまでもない。
て述べたが、ＭＥＳＦＥＴを含んで構成される集積回路
装置の製造にも適用できることは言うまでもない。
以上述べたように本発明の自己整合型ＦＥＴの製造方法
によれば、耐熱性に優れた遷移金属の窒化物または硅化
物をショットキゲートとするＭＥＳＦＥＴにおいて、高
濃度イオン注入後の高温アニールを可能とし、もってＲ
ｓの低減、均一性、再現性の確保などが達成できる顕著
な利点がある。
によれば、耐熱性に優れた遷移金属の窒化物または硅化
物をショットキゲートとするＭＥＳＦＥＴにおいて、高
濃度イオン注入後の高温アニールを可能とし、もってＲ
ｓの低減、均一性、再現性の確保などが達成できる顕著
な利点がある。
図面は″自己整合型”ＦＥＴの製造方法を工程順に示し
、第１図（ａ）〜（１２）は本発明の１実施例について
製造工程毎の半導体素子の断面図、第２図（ａ）〜（２
）は従来の製造工程毎の半導体素子の断面図である。 １ −−−一−−−−−− 半絶縁性砒化ガリウム基板
２ −−−−一−−−−−ｎ型領域（またはｎ型不純物
となるイオン注入領域） ３ −−−−−−−−−一 遷移金属の窒化物または珪
化物からなる第１金属層 ４ −一−−−−−−−− 低比抵抗金属層５、１５．
２５．３５ −−−−−一 第２の絶縁膜（プラズマシ
リコンン窒化収） ７ −−−−−−−−−− ｎ形不純物となるイオン
（Ｓｉつ８、９ −−−−−−− ソース、トレイン各
領域となる高濃度イオン注入領域
、第１図（ａ）〜（１２）は本発明の１実施例について
製造工程毎の半導体素子の断面図、第２図（ａ）〜（２
）は従来の製造工程毎の半導体素子の断面図である。 １ −−−一−−−−−− 半絶縁性砒化ガリウム基板
２ −−−−一−−−−−ｎ型領域（またはｎ型不純物
となるイオン注入領域） ３ −−−−−−−−−一 遷移金属の窒化物または珪
化物からなる第１金属層 ４ −一−−−−−−−− 低比抵抗金属層５、１５．
２５．３５ −−−−−一 第２の絶縁膜（プラズマシ
リコンン窒化収） ７ −−−−−−−−−− ｎ形不純物となるイオン
（Ｓｉつ８、９ −−−−−−− ソース、トレイン各
領域となる高濃度イオン注入領域
Claims (2)
- （１）半絶縁性化合物半導体基体中へ選択的にｎ形領域
またはｎ形不純物となるイオン注入領域を設ける工程と
、前記領域とショットキ接触する遷移金属の窒化物また
は珪化物からなる第１金属層およびこの第１金属層上を
覆う第１の絶縁膜からなるゲート電極を形成する工程と
、全面に段差被覆性に優れた第２の絶縁膜を被着する工
程と、前記第２の絶縁膜の所定の領域以外をマスク層で
覆う工程と、異方性エッチングを施し前記ゲート電極側
壁部とマスク層で被覆された部分以外の第２の絶縁膜を
除去する工程と、ｎ型不純物となるイオンを注入する工
程と、前記マスク材を除去する工程と、前記注入された
イオンを活性化するための熱処理工程と、前記第１の絶
縁膜を除去する工程と、リフトオフ法によって前記第１
金属層上を含む所定の領域にオーム性電極を被着する工
程を含む電界効果トランジスタの製造方法。 - （２）前記ゲート電極は第１金属層上を覆いこれより大
なる面積の第１の絶縁膜からなる擬似Ｔ型に形成したこ
とを特徴とする特許請求の範囲第１項記載の電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240519A JPS61120475A (ja) | 1984-11-16 | 1984-11-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240519A JPS61120475A (ja) | 1984-11-16 | 1984-11-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120475A true JPS61120475A (ja) | 1986-06-07 |
Family
ID=17060730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240519A Pending JPS61120475A (ja) | 1984-11-16 | 1984-11-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024116739A1 (ja) * | 2022-12-01 | 2024-06-06 | パナソニックホールディングス株式会社 | 窒化物半導体デバイスおよびその製造方法 |
-
1984
- 1984-11-16 JP JP59240519A patent/JPS61120475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024116739A1 (ja) * | 2022-12-01 | 2024-06-06 | パナソニックホールディングス株式会社 | 窒化物半導体デバイスおよびその製造方法 |
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