JPS6260269A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6260269A JPS6260269A JP60199725A JP19972585A JPS6260269A JP S6260269 A JPS6260269 A JP S6260269A JP 60199725 A JP60199725 A JP 60199725A JP 19972585 A JP19972585 A JP 19972585A JP S6260269 A JPS6260269 A JP S6260269A
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- source
- layer
- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、選択的なエピタキシャル結晶成長により、自
己整合でショットキー型電界効果トランジスタ（以下Ｍ
ＥＳＦＩＣＴと略す）のソース・ドレインを形成するこ
とにより、高周波通信ならびに高速コンピュータ等に利
用できる、電界効果トランジスタの製造方法に関するも
のである。
己整合でショットキー型電界効果トランジスタ（以下Ｍ
ＥＳＦＩＣＴと略す）のソース・ドレインを形成するこ
とにより、高周波通信ならびに高速コンピュータ等に利
用できる、電界効果トランジスタの製造方法に関するも
のである。
従来の技術
近年、衛星通信等にみられる数〜数十ＧＨｚ帯を用いた
アナログ高周波通信や、高速演算処理を必要とする高速
コンピュータ等のデジタル回路の分野において、半導体
デバイスの高速化、低雑音化等の性能向上のための開発
がさかんに行なわれている。特に従来からの半導体の主
流であるシリコンに比べ、ヒ化ガリウム（以下ＧａＡｓ
と略す）３ ヘ一／ に代表される■−■族化合物半導体は、荷電担体の移動
度がシリコンに比べ大きく、より高速な半導体デバイス
として、アナログの分野はもちろん、デジタルの分野に
おいてもまさに実用化の域に達し、さらに高速性能の向
上を目ざし、短ゲート長化および寄生抵抗・寄生容量の
低減のために、種々のＩ−Ｖ族化合物半導体によるＭＥ
ＳＦＥＴが提案されている。
アナログ高周波通信や、高速演算処理を必要とする高速
コンピュータ等のデジタル回路の分野において、半導体
デバイスの高速化、低雑音化等の性能向上のための開発
がさかんに行なわれている。特に従来からの半導体の主
流であるシリコンに比べ、ヒ化ガリウム（以下ＧａＡｓ
と略す）３ ヘ一／ に代表される■−■族化合物半導体は、荷電担体の移動
度がシリコンに比べ大きく、より高速な半導体デバイス
として、アナログの分野はもちろん、デジタルの分野に
おいてもまさに実用化の域に達し、さらに高速性能の向
上を目ざし、短ゲート長化および寄生抵抗・寄生容量の
低減のために、種々のＩ−Ｖ族化合物半導体によるＭＥ
ＳＦＥＴが提案されている。
以下、図面を参照しながら、上述した■−■族化合物半
導体による従来の電界効果トランジスタの製造方法の一
例について説明する。
導体による従来の電界効果トランジスタの製造方法の一
例について説明する。
第２図ａ、ｂ、ｃ、ｄ、ｅ、ｆは、従来のＭＫＳＦＥＴ
を作成する工程の構造断面図である。
を作成する工程の構造断面図である。
第２図において１はＧａＡｓ半絶縁性基板、２はＧａＡ
ｓ Ｍ Ｋ Ｓ Ｆ Ｋ Ｔのチャネルとなる活性層、
３は前記活性層２を選択イオン注入で形成するためのイ
オン注入マスク、４は窒化シリコン（以下ＳｉＮと略す
）膜、５はダミーゲート８ａを形成するためのマスクと
なる二酸化シリコン（以下５ｉｎ２と略す）パターン、
６は後工程で前記ダミーゲー）６ａとなる有機膜、７は
前記５ｉｎ２パターン６を弗素系プラズマ８により形成
するためのフォトレジスト、９は前記５ｉ０２ハターン
６をマスクとしてプラズマエツチングにより前記ダミー
ゲート６ａを形成する酸素プラズマ、ｌは、前記酸素プ
ラズマ９を用いたプラズマエツチングによるオーバーエ
ッチ長、１ｏは前記ＳｉＯ２パターン６および前記ダミ
ーゲート６ａをマスクとしたシリコンイオンビーム１１
の選択イオン注入により形成されたｎ＋注注入順１２は
前記ダミーゲート６１Ｌの反転パターンとして形成した
５ｉ０２反転パターン、１３．１４はそれぞれ前記Ｇａ
Ａｓ ＭＩＣ８ＦＥＴのゲートおよびソース・ドレイン
電極である。
ｓ Ｍ Ｋ Ｓ Ｆ Ｋ Ｔのチャネルとなる活性層、
３は前記活性層２を選択イオン注入で形成するためのイ
オン注入マスク、４は窒化シリコン（以下ＳｉＮと略す
）膜、５はダミーゲート８ａを形成するためのマスクと
なる二酸化シリコン（以下５ｉｎ２と略す）パターン、
６は後工程で前記ダミーゲー）６ａとなる有機膜、７は
前記５ｉｎ２パターン６を弗素系プラズマ８により形成
するためのフォトレジスト、９は前記５ｉ０２ハターン
６をマスクとしてプラズマエツチングにより前記ダミー
ゲート６ａを形成する酸素プラズマ、ｌは、前記酸素プ
ラズマ９を用いたプラズマエツチングによるオーバーエ
ッチ長、１ｏは前記ＳｉＯ２パターン６および前記ダミ
ーゲート６ａをマスクとしたシリコンイオンビーム１１
の選択イオン注入により形成されたｎ＋注注入順１２は
前記ダミーゲート６１Ｌの反転パターンとして形成した
５ｉ０２反転パターン、１３．１４はそれぞれ前記Ｇａ
Ａｓ ＭＩＣ８ＦＥＴのゲートおよびソース・ドレイン
電極である。
以上のように構成されたＭＥＳＦＩ！：Ｔの製造方法に
ついて、以下に説明する。
ついて、以下に説明する。
まず活性層２をＧａＡｓ半絶縁性基板１上にイオン注入
マスク３を用いた選択イオン注入により形成する（第２
図ａ）。次に、前記イオン注入マスク３を除去後、プラ
ズマ化学気相蒸着（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
６ ページ 以下Ｐ−ＩＶＤと略す）法によりＳｉＮ膜４を形成し、
続いて前記ＳｉＮ膜４上に、有機膜６と５ｉｎ２膜とフ
ォトレジスト膜とからなる３層膜を形成し、前記フォト
レジスト膜をフォトリソグラフィーによりパターニング
レフオドレジスト７を形成し、前記フォトレジスト７を
マスクとして弗素系プラズマ８による反応性イオンエツ
チング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
以下ＲＩＭと略す）を前記５１０２膜をパターニングレ
５１０２パターン５を形成する（第２図ｂ）。
マスク３を用いた選択イオン注入により形成する（第２
図ａ）。次に、前記イオン注入マスク３を除去後、プラ
ズマ化学気相蒸着（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
６ ページ 以下Ｐ−ＩＶＤと略す）法によりＳｉＮ膜４を形成し、
続いて前記ＳｉＮ膜４上に、有機膜６と５ｉｎ２膜とフ
ォトレジスト膜とからなる３層膜を形成し、前記フォト
レジスト膜をフォトリソグラフィーによりパターニング
レフオドレジスト７を形成し、前記フォトレジスト７を
マスクとして弗素系プラズマ８による反応性イオンエツ
チング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
以下ＲＩＭと略す）を前記５１０２膜をパターニングレ
５１０２パターン５を形成する（第２図ｂ）。
次に前記フォトレジスト７および前記５ｉ０２パターン
５をマスクとして酸素プラズマ９によるＲＩＭで、前記
有機膜６を前記ＧａＡｓ半絶縁性基板１に対し垂直に形
成後、さらにオーバーエッチを行ない、オーバーエッチ
長ｌを有するダミーゲ−ト８ａを形成する。なお前記酸
素プラズマ９によるＲＩＩＣにより前記フォトレジスト
７は消失する（第２図Ｃ）、次に前記ＳｉＯ□パターン
５および前記ダミーゲート６ａをマスクとしてシリコン
イオンビーム１１の選択イオン注入によりｎ＋注６ ペ
ージ 入部１ｏを形成する（第２図ｄ）。
５をマスクとして酸素プラズマ９によるＲＩＭで、前記
有機膜６を前記ＧａＡｓ半絶縁性基板１に対し垂直に形
成後、さらにオーバーエッチを行ない、オーバーエッチ
長ｌを有するダミーゲ−ト８ａを形成する。なお前記酸
素プラズマ９によるＲＩＩＣにより前記フォトレジスト
７は消失する（第２図Ｃ）、次に前記ＳｉＯ□パターン
５および前記ダミーゲート６ａをマスクとしてシリコン
イオンビーム１１の選択イオン注入によりｎ＋注６ ペ
ージ 入部１ｏを形成する（第２図ｄ）。
第２図ｄにおいて、前記ｎ十注入部１０は、前記ダミー
ゲー）６ａに対し前記オーバーエッチ長ｌだけ離れて形
成される。次にスパッタ法により８ｉ０．、膜を形成後
、前記ダミーゲー）ｅｓＬならびに前記有機膜６による
リフトオフ法により、ＳｉＯ２反転パターン１２を形成
する（第２図ｅ）。さらに前記活性層２および前記ｎ＋
注注入順０に注入したイオンを活性化するために８００
’０２０分程度のアニールを行った後、前記ＳｉＯ２反
転パターン１２の一部および前記ＳｉＮ膜４の一部を除
去し、前記ＭＥＳＦＩＥＴのソース・ドレイン電極１４
を形成し、前記ソース・ドレイ／電極１４と前記ｎ＋注
注入順０とがオーミック接触となるように４６０’０３
０秒程度のアロイングを行なう。最後に前記活性層２上
の前記５ｉ０２反転パターン１２の開口部にある前記Ｓ
ｉＮ膜４を除去後ゲート１３を形成することにより、前
記ＧａＡｓ Ｍ ＩＣＳ Ｆ Ｅ Ｔが完成する（第２
図ｆ）。（例えば、山崎ら著、電気電子技術者協会、電
子デバイスに関する会合、第７ ベー７ ２９巻、１１号、第１７７２頁〜第１７７７頁。
ゲー）６ａに対し前記オーバーエッチ長ｌだけ離れて形
成される。次にスパッタ法により８ｉ０．、膜を形成後
、前記ダミーゲー）ｅｓＬならびに前記有機膜６による
リフトオフ法により、ＳｉＯ２反転パターン１２を形成
する（第２図ｅ）。さらに前記活性層２および前記ｎ＋
注注入順０に注入したイオンを活性化するために８００
’０２０分程度のアニールを行った後、前記ＳｉＯ２反
転パターン１２の一部および前記ＳｉＮ膜４の一部を除
去し、前記ＭＥＳＦＩＥＴのソース・ドレイン電極１４
を形成し、前記ソース・ドレイ／電極１４と前記ｎ＋注
注入順０とがオーミック接触となるように４６０’０３
０秒程度のアロイングを行なう。最後に前記活性層２上
の前記５ｉ０２反転パターン１２の開口部にある前記Ｓ
ｉＮ膜４を除去後ゲート１３を形成することにより、前
記ＧａＡｓ Ｍ ＩＣＳ Ｆ Ｅ Ｔが完成する（第２
図ｆ）。（例えば、山崎ら著、電気電子技術者協会、電
子デバイスに関する会合、第７ ベー７ ２９巻、１１号、第１７７２頁〜第１７７７頁。
１９８２年（Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓａｃｔｉｏ
ｎｓ □ｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、ＶＯ
ＬｉＤ−２９，Ｎｏ、１１゜ＰＰ１７７２〜１７７７（
１９８２）参照）。以上のように、ダミーゲー）６ａを
５ｉ０２パターン５に対しオーバーエッチ長ｌとなるよ
うに形成することにより、ゲート１３とｎ＋注入部１ｏ
とが、前記オーバーエッチ長ｅだけ隔離した自己整合に
より形成され、ＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの
ゲート・ソース間の寄生抵抗（以下Ｒｓと略す）を低減
するとともに、前記オーバーエッチ長ｌによりゲート耐
圧も保たれ、前記ＧａＡｓ Ｍ Ｋ Ｓ Ｆ Ｅ Ｔ
の特性向」二となるものである。
ｎｓ □ｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、ＶＯ
ＬｉＤ−２９，Ｎｏ、１１゜ＰＰ１７７２〜１７７７（
１９８２）参照）。以上のように、ダミーゲー）６ａを
５ｉ０２パターン５に対しオーバーエッチ長ｌとなるよ
うに形成することにより、ゲート１３とｎ＋注入部１ｏ
とが、前記オーバーエッチ長ｅだけ隔離した自己整合に
より形成され、ＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの
ゲート・ソース間の寄生抵抗（以下Ｒｓと略す）を低減
するとともに、前記オーバーエッチ長ｌによりゲート耐
圧も保たれ、前記ＧａＡｓ Ｍ Ｋ Ｓ Ｆ Ｅ Ｔ
の特性向」二となるものである。
発明が解決しようとする問題点
しかしながら上記のような構造では、選択イオン注入し
たイオンを活性化するためのアニールにおいて、注入し
たイオンの熱拡散により前記ｎ＋注入部１０が、前記Ｇ
ａＡｓ半絶縁基板１の表面に平行な方向すなわちＭＫＳ
ＦＥＴのチャネルの方向へ拡がり、前記ＭＦ、５ＦＩＣ
Ｔのピンチオフ電圧が、ゲート長が短くなるほど負の方
向に変化する、いわゆるショートチャネル効果が生じる
。前記ショートチャネル効果は、前記ＭＥＳＦＥＴの前
記Ｇａｔｅにより、ドレイン電流を制御しにくくなるも
ので、ドレインコングクタンス（以下ｇｄと略す）を上
昇させ、相互コンダクタンス（以下ｇｍと略す）を低下
させ、短ゲート長化が、かえって特性を劣化させること
になる。（例えば松本ら著。
たイオンを活性化するためのアニールにおいて、注入し
たイオンの熱拡散により前記ｎ＋注入部１０が、前記Ｇ
ａＡｓ半絶縁基板１の表面に平行な方向すなわちＭＫＳ
ＦＥＴのチャネルの方向へ拡がり、前記ＭＦ、５ＦＩＣ
Ｔのピンチオフ電圧が、ゲート長が短くなるほど負の方
向に変化する、いわゆるショートチャネル効果が生じる
。前記ショートチャネル効果は、前記ＭＥＳＦＥＴの前
記Ｇａｔｅにより、ドレイン電流を制御しにくくなるも
ので、ドレインコングクタンス（以下ｇｄと略す）を上
昇させ、相互コンダクタンス（以下ｇｍと略す）を低下
させ、短ゲート長化が、かえって特性を劣化させること
になる。（例えば松本ら著。
電子通信学会技術報告、第８２巻、第１３１号。
ｆｇａ９頁〜９４頁、（，５ＳＤ８２−６９ ）参照）
。
。
また前記ｎ＋注入部１ｏはＭＥＳＦＥＴのソース・ドレ
インとなるが、前記ＭＩＣ５ＦＫＴの短ゲート長化に伴
い、ソース・ドレイン間隔も短くなり、ＧａＡｓ半絶縁
性基板１を通じて前記ｎ＋注入部１０の間すなわちソー
ス・ドレイン間を流れるリーク電流によっても、前記ｇ
ｄが上昇し、前記ｇｍが低下するため、特性向上の妨げ
となるという問題点を有していた。
インとなるが、前記ＭＩＣ５ＦＫＴの短ゲート長化に伴
い、ソース・ドレイン間隔も短くなり、ＧａＡｓ半絶縁
性基板１を通じて前記ｎ＋注入部１０の間すなわちソー
ス・ドレイン間を流れるリーク電流によっても、前記ｇ
ｄが上昇し、前記ｇｍが低下するため、特性向上の妨げ
となるという問題点を有していた。
本発明は上記問題点に鑑み、ダミーゲート形成後、ＭＦ
、５ＦＥＴのソース、ドレインをエピタキ９へ一−７′ シャル法により自己整合で作成し、ショートチャネル効
果を低減し、かっＲｓをも低減され、もって高速・高性
能な電界効果トランジスタの製造方法を提供するもので
ある。
、５ＦＥＴのソース、ドレインをエピタキ９へ一−７′ シャル法により自己整合で作成し、ショートチャネル効
果を低減し、かっＲｓをも低減され、もって高速・高性
能な電界効果トランジスタの製造方法を提供するもので
ある。
問題点を解決するための手段
上記問題点を解決するために本発明の電界効果トランジ
スタの製造方法は、ゲートのパターン反転によるショッ
トキー型電界効果トランジスタの製造に際し、活性層を
有する■−■族化合物半絶縁性基板上に、後工程でパタ
ーン反転にょ９ゲートを形成するためのダミーゲートを
形成し、前記ダミーゲートの側壁に、前記ダミーゲート
と選択的に除去できる側壁膜を形成し、前記活性層上に
は低抵抗エピタキシャル層を成長させ、自己整合による
前記ショットキー型電界効果トランジスタのソースおよ
びドレインとし、同時に前記ダミーゲート上ならびに前
記側壁膜上には多結晶質層もしくは非晶質層を成長させ
、さらに前記多結晶質層もしくは非晶質層の成長した前
記側壁膜を除去後、前記ダミーゲートをパターン反転し
、ゲート１０ ページ を形成するという工程を備えたものである。
スタの製造方法は、ゲートのパターン反転によるショッ
トキー型電界効果トランジスタの製造に際し、活性層を
有する■−■族化合物半絶縁性基板上に、後工程でパタ
ーン反転にょ９ゲートを形成するためのダミーゲートを
形成し、前記ダミーゲートの側壁に、前記ダミーゲート
と選択的に除去できる側壁膜を形成し、前記活性層上に
は低抵抗エピタキシャル層を成長させ、自己整合による
前記ショットキー型電界効果トランジスタのソースおよ
びドレインとし、同時に前記ダミーゲート上ならびに前
記側壁膜上には多結晶質層もしくは非晶質層を成長させ
、さらに前記多結晶質層もしくは非晶質層の成長した前
記側壁膜を除去後、前記ダミーゲートをパターン反転し
、ゲート１０ ページ を形成するという工程を備えたものである。
作用
本発明は、上記した工程によって、ＭＥＳＦＥＴのソー
ス・ドレインを、活性層の上面にエピタキシャル層とし
て形成することにより、アニールを行なう必要がなく注
入イオンの熱拡散によるソース・ドレイン間隔の短縮化
を防ぎ、さらに低抵抗であるソース・ドレインをＧａＡ
ｓ半絶縁性基板に対し、活性層を介して形成することに
より、前記ソース・ドレインからの前記ＧａＡｇ半絶縁
性基板へのリーク電流が抑制され、ショートチャネル効
果が低減される。またソース・ドレインが、ゲートに対
し自己整合で形成され、またダミーゲートに設けた側壁
膜によりゲートと隔たるため、Ｒｓも小さくかつ、ゲー
トの耐圧も充分有ることが出き、ＭＩＥＳＦＥＴの高ｇ
、化ならびに高速性能の向上化をもたらすこととなる。
ス・ドレインを、活性層の上面にエピタキシャル層とし
て形成することにより、アニールを行なう必要がなく注
入イオンの熱拡散によるソース・ドレイン間隔の短縮化
を防ぎ、さらに低抵抗であるソース・ドレインをＧａＡ
ｓ半絶縁性基板に対し、活性層を介して形成することに
より、前記ソース・ドレインからの前記ＧａＡｇ半絶縁
性基板へのリーク電流が抑制され、ショートチャネル効
果が低減される。またソース・ドレインが、ゲートに対
し自己整合で形成され、またダミーゲートに設けた側壁
膜によりゲートと隔たるため、Ｒｓも小さくかつ、ゲー
トの耐圧も充分有ることが出き、ＭＩＥＳＦＥＴの高ｇ
、化ならびに高速性能の向上化をもたらすこととなる。
実施例
以下本発明の一実施例の電界効果トランジスタの製造方
法について、図面を参照しながら説明す１１ ・＼−ノ る。
法について、図面を参照しながら説明す１１ ・＼−ノ る。
第１図”＋ ｂ＋ Ｃ＋ ｄ＋ ８＋ ｆ１ｇ＋ ｈ＋
’＋ｊ、には、本発明の一実施例における電界効果ト
ランジスタの製造方法を示した構造断面図である。
’＋ｊ、には、本発明の一実施例における電界効果ト
ランジスタの製造方法を示した構造断面図である。
第１図’＋ ｂ＋ Ｃ＋ ｄ＋ θ＋ ｆ＋ ｇ、ｈ＋
’＋ｊ、ｋにおいて、２１はＧａＡｓ半絶縁性基板、
２２はイオン注入マスク２３を用いたシリコンイオンビ
ーム２４の選択イオン注入により形成したＧａＡｓＭＥ
ＳＦＥＴの活性層、２５はゲートパターン、２６は前記
ゲートパターン２６をマスクとした弗素系プラズマ２７
によるエツチングによりダミーゲー）２６１Ｌを形成す
る絶縁膜、２８は前記ダミーゲー）２６ａおよび前記絶
縁膜２６の側壁に形成した側壁膜、２９は前記活性層２
２上に低抵抗エピタキシャル層として形成した前記Ｇａ
ＡｓＭＥＳＦＥＴのソース・ドレイン層、３ｏは前記ダ
ミーゲー）２６＆上および前記絶縁膜２６上に非晶質も
しくは多結晶質な膜として形成した堆積層、３１は前記
堆積層３０を選択的に除去するために酸素プラズマ３２
により形成した有機膜、３３は前記ソース・ドレイン層
２２オーミック接合したソース・ドレイン電極、３４は
前記ダミーゲー）２６ａの反転パターンとなるゲート反
転レジスト、３５はゲート３６を、前記ゲート反転レジ
スト３４とともにリフトオフ法で形成するためのリフト
オフレジストである。
’＋ｊ、ｋにおいて、２１はＧａＡｓ半絶縁性基板、
２２はイオン注入マスク２３を用いたシリコンイオンビ
ーム２４の選択イオン注入により形成したＧａＡｓＭＥ
ＳＦＥＴの活性層、２５はゲートパターン、２６は前記
ゲートパターン２６をマスクとした弗素系プラズマ２７
によるエツチングによりダミーゲー）２６１Ｌを形成す
る絶縁膜、２８は前記ダミーゲー）２６ａおよび前記絶
縁膜２６の側壁に形成した側壁膜、２９は前記活性層２
２上に低抵抗エピタキシャル層として形成した前記Ｇａ
ＡｓＭＥＳＦＥＴのソース・ドレイン層、３ｏは前記ダ
ミーゲー）２６＆上および前記絶縁膜２６上に非晶質も
しくは多結晶質な膜として形成した堆積層、３１は前記
堆積層３０を選択的に除去するために酸素プラズマ３２
により形成した有機膜、３３は前記ソース・ドレイン層
２２オーミック接合したソース・ドレイン電極、３４は
前記ダミーゲー）２６ａの反転パターンとなるゲート反
転レジスト、３５はゲート３６を、前記ゲート反転レジ
スト３４とともにリフトオフ法で形成するためのリフト
オフレジストである。
以上のように構成された電界効果トランジスタの製造方
法について、以下第１図を用いて説明する。
法について、以下第１図を用いて説明する。
第１図は製造工程を示したものであって、まず比抵抗が
１０７Ω■以上あるＧａＡｓ半絶縁性基板２１上に、加
速電圧を１００ｋｅＶ としたシリコンイオンビーム
２４を、フォトレジストをパターニングしたイオン注入
マスク２３を用いてドース量６．○Ｘ １０１２ｄｏｓ
θ／ｄとして選択イオン注入し、活性層２２を形成する
（第１図ａ）。次に前記イオン注入マスク２３を有機溶
剤で除去後、Ｓ１０□膜を減圧化学気相蒸着（Ｌｏｗ
ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ、以下ＬＰＧＶＤと略す）法により約
０．２μｍ厚に形成し、８５０１３ べ−／ ’０２０分間のキャップアニールにより前記活性層２２
の活性化を行なう。次に１７１記ＳｉＯ□膜を除去後、
再びＬＰＣＶＤ法により５ｉｎ２膜を厚さ約０．８μｍ
に形成し、後工程でダミーゲート２６１Ｌとなる絶縁膜
２６とした後、リフトオフ法によりアルミニウム（以下
Ａ７と略す）を厚さ０．１μｍとしたゲートパターン２
６を形成する（第１図ｂ）。
１０７Ω■以上あるＧａＡｓ半絶縁性基板２１上に、加
速電圧を１００ｋｅＶ としたシリコンイオンビーム
２４を、フォトレジストをパターニングしたイオン注入
マスク２３を用いてドース量６．○Ｘ １０１２ｄｏｓ
θ／ｄとして選択イオン注入し、活性層２２を形成する
（第１図ａ）。次に前記イオン注入マスク２３を有機溶
剤で除去後、Ｓ１０□膜を減圧化学気相蒸着（Ｌｏｗ
ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ、以下ＬＰＧＶＤと略す）法により約
０．２μｍ厚に形成し、８５０１３ べ−／ ’０２０分間のキャップアニールにより前記活性層２２
の活性化を行なう。次に１７１記ＳｉＯ□膜を除去後、
再びＬＰＣＶＤ法により５ｉｎ２膜を厚さ約０．８μｍ
に形成し、後工程でダミーゲート２６１Ｌとなる絶縁膜
２６とした後、リフトオフ法によりアルミニウム（以下
Ａ７と略す）を厚さ０．１μｍとしたゲートパターン２
６を形成する（第１図ｂ）。
次に前記ゲートパターン２５をマスクトシテ、弗素系プ
ラズマ２７によるＲＩＫにより前記絶縁膜２６を前記Ｇ
ａＡｓ半絶縁性基板２１に対しほぼ垂直な異方性エツチ
ングを行ないダミーゲート２ｅＳＩＬを形成する（第１
図Ｃ）。次にＡ４からなる前記ゲートパターン２５を塩
酸で除去後、Ｐ−ＣＶＤ法によりＳｉＮ膜を全面に厚さ
約０．１５μｍ形成後再度弗素系プラズマ２７によるＲ
ＩＩＣにより前記活性層２２上の前記ＳｉＮ膜を除去し
同時に前記ダミーゲー）２６＆の側壁に前記ＳｉＮ膜を
残し側壁膜２８を形成する（第１図ｄ）。次に、分子線
エピタキシャル（Ｍｏ１ｅｃｕｌａｒ ＢｅａｍＥｐｉ
ｔａｘｉａ１以下ＭＢＫと略す）法により基板源１４
ヘーノ 度６００’Ｃで、シリコンをド・−ハントとしキャリア
密度約３ Ｘ １０１８ｃｍ ’とした低抵抗ＧａＡｓ
を堆積することにより前記活性層２２上にはエビキタシ
ャル成長した低抵抗ＧａＡｓからなるソース・ドレイン
層２９が、また同時に前記ダミーゲート２６ＩＬ上なら
びに前記絶縁膜２６上および前記側壁膜２８上には、多
結晶化し高抵抗となったＧａＡｓからなる堆積層３０が
形成される（第１図ｅ）。
ラズマ２７によるＲＩＫにより前記絶縁膜２６を前記Ｇ
ａＡｓ半絶縁性基板２１に対しほぼ垂直な異方性エツチ
ングを行ないダミーゲート２ｅＳＩＬを形成する（第１
図Ｃ）。次にＡ４からなる前記ゲートパターン２５を塩
酸で除去後、Ｐ−ＣＶＤ法によりＳｉＮ膜を全面に厚さ
約０．１５μｍ形成後再度弗素系プラズマ２７によるＲ
ＩＩＣにより前記活性層２２上の前記ＳｉＮ膜を除去し
同時に前記ダミーゲー）２６＆の側壁に前記ＳｉＮ膜を
残し側壁膜２８を形成する（第１図ｄ）。次に、分子線
エピタキシャル（Ｍｏ１ｅｃｕｌａｒ ＢｅａｍＥｐｉ
ｔａｘｉａ１以下ＭＢＫと略す）法により基板源１４
ヘーノ 度６００’Ｃで、シリコンをド・−ハントとしキャリア
密度約３ Ｘ １０１８ｃｍ ’とした低抵抗ＧａＡｓ
を堆積することにより前記活性層２２上にはエビキタシ
ャル成長した低抵抗ＧａＡｓからなるソース・ドレイン
層２９が、また同時に前記ダミーゲート２６ＩＬ上なら
びに前記絶縁膜２６上および前記側壁膜２８上には、多
結晶化し高抵抗となったＧａＡｓからなる堆積層３０が
形成される（第１図ｅ）。
次にフォトレジストをスピン塗布後、酸素プラズマ３２
による前記７オトレジストのエツチングを行ない、前記
堆積層３ｏを頭出しした有機膜３１とする（第１図ｆ）
。次に頭出しされた前記堆積層３ｏを酒石酸・過酸化水
素系のＧａＡｓエッチャントで除去する（第１図ｇ）。
による前記７オトレジストのエツチングを行ない、前記
堆積層３ｏを頭出しした有機膜３１とする（第１図ｆ）
。次に頭出しされた前記堆積層３ｏを酒石酸・過酸化水
素系のＧａＡｓエッチャントで除去する（第１図ｇ）。
次に前記有機膜３１を有機溶剤で除去し、さらに１６０
〜１８０°Ｃとした熱リン酸により前記側壁膜２８を除
去した後、金・ゲルマニウム系合金からなるオーミック
電極を形成し、ソース・ドレイン電極３３とする（第１
図ｈ）。次にネガ型レジストをスピン塗布後、再び酸素
プラズマ３２による前記ネガ型し１５−、−； シストのエツチングを行ないゲート反転レジスト３４を
形成し前記ダミーゲート２６ａの頭出しを行なう（第１
図ｉ）。次に、ポジ型レジストにより前記ダミーゲート
２６１Ｌの頭出しの部分が充分露呈するようにパターニ
ングを行ない、リフトオフレジスト３５とした後、弗酸
系のエッチャントで前記ダミーゲー）２６＆を除去する
（第１図））。
〜１８０°Ｃとした熱リン酸により前記側壁膜２８を除
去した後、金・ゲルマニウム系合金からなるオーミック
電極を形成し、ソース・ドレイン電極３３とする（第１
図ｈ）。次にネガ型レジストをスピン塗布後、再び酸素
プラズマ３２による前記ネガ型し１５−、−； シストのエツチングを行ないゲート反転レジスト３４を
形成し前記ダミーゲート２６ａの頭出しを行なう（第１
図ｉ）。次に、ポジ型レジストにより前記ダミーゲート
２６１Ｌの頭出しの部分が充分露呈するようにパターニ
ングを行ない、リフトオフレジスト３５とした後、弗酸
系のエッチャントで前記ダミーゲー）２６＆を除去する
（第１図））。
次にＡｌを真空蒸着し、前記リフトオフレジスト３６な
らびに前記ゲート反転レジスト３４の除去によるリフト
オフ法によりゲート３６を形成する（第１図ｋ）。
らびに前記ゲート反転レジスト３４の除去によるリフト
オフ法によりゲート３６を形成する（第１図ｋ）。
以−トのように本実施例によれば、ＧａＡｓＦＥＴのソ
ース・ドレイン層２９をエピタキシャル成長により形成
するため前記ソース・ドレイン層２９の活性化のための
熱処理を必要とせず、もってキャリアを提供する不純物
イオン（本実施例ではシリコン）の熱拡散による分布変
化が生じることなく、さらに前記ソース・ドレイン層２
９が、活性層２２の上部に形成され、直接ＧａＡｓ半絶
縁性基板に接しないため、低抵抗な前記ソース・ドレイ
ン層２９から前記ＧａＡ３半絶縁性基板２１へのリーク
電流も少なく、ショートチャネル効果の低減となる。捷
た前記ソース・ドレイン層２９がゲート３６に対し、側
壁膜２８の厚さく本実施例では約０．１５μｍ）のみ隔
てることになり、Ｒｓを小さく抑えるとともに、ＧａＡ
ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ ＋７）ゲート耐圧を保つ
ことができ、前記ＧａＡｓＭＥＳＦＥＴの高ｇｍ化なら
びに高周波特性の大幅な向上となる。
ース・ドレイン層２９をエピタキシャル成長により形成
するため前記ソース・ドレイン層２９の活性化のための
熱処理を必要とせず、もってキャリアを提供する不純物
イオン（本実施例ではシリコン）の熱拡散による分布変
化が生じることなく、さらに前記ソース・ドレイン層２
９が、活性層２２の上部に形成され、直接ＧａＡｓ半絶
縁性基板に接しないため、低抵抗な前記ソース・ドレイ
ン層２９から前記ＧａＡ３半絶縁性基板２１へのリーク
電流も少なく、ショートチャネル効果の低減となる。捷
た前記ソース・ドレイン層２９がゲート３６に対し、側
壁膜２８の厚さく本実施例では約０．１５μｍ）のみ隔
てることになり、Ｒｓを小さく抑えるとともに、ＧａＡ
ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ ＋７）ゲート耐圧を保つ
ことができ、前記ＧａＡｓＭＥＳＦＥＴの高ｇｍ化なら
びに高周波特性の大幅な向上となる。
なお、本実施例ではダミーゲー）２８ａを５１０２膜、
側壁膜２８をＳｉＮ膜としたが、ダミーゲート２６ａと
側壁膜２８は、活性層２２と反応せず、互いに選択的に
除去できるものならば何でもよく、例えばダミーゲート
２６ａをＧａ、−ｘＡｄｘＡｓ（ｘ４０．３）、側壁膜
２８をタングステン（Ｗ）等の高融点金属ならびにそれ
らのシリサイド等としてもよい。また、ソース・ドレイ
ン層２９の形成を１７ ｌ、−７ 液相エビタキ’／ ヤル（Ｌｉｑｕｉｄ Ｐｈａｓｅ
Ｅｐｉ ｔａｘｉａｌ（ＬＰＥ））法や気相エピタキ’
ｌ：／ ヤ＃ （ＶａｐｅｒＰｈａｓｅ Ｅｐｉｔａｘ
ｉａｌ （Ｖ Ｐ Ｅ ） ）法、もしくは有機金属気
相蒸着（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａ
ｌＶａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ （Ｍ Ｏ−ＣＶ
Ｄ ） ）法により形成してもよい。
側壁膜２８をＳｉＮ膜としたが、ダミーゲート２６ａと
側壁膜２８は、活性層２２と反応せず、互いに選択的に
除去できるものならば何でもよく、例えばダミーゲート
２６ａをＧａ、−ｘＡｄｘＡｓ（ｘ４０．３）、側壁膜
２８をタングステン（Ｗ）等の高融点金属ならびにそれ
らのシリサイド等としてもよい。また、ソース・ドレイ
ン層２９の形成を１７ ｌ、−７ 液相エビタキ’／ ヤル（Ｌｉｑｕｉｄ Ｐｈａｓｅ
Ｅｐｉ ｔａｘｉａｌ（ＬＰＥ））法や気相エピタキ’
ｌ：／ ヤ＃ （ＶａｐｅｒＰｈａｓｅ Ｅｐｉｔａｘ
ｉａｌ （Ｖ Ｐ Ｅ ） ）法、もしくは有機金属気
相蒸着（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａ
ｌＶａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ （Ｍ Ｏ−ＣＶ
Ｄ ） ）法により形成してもよい。
発明の効果
以上のように本発明は、ゲートのパターン反転によるシ
ョットキー型電界効果トランジスタの製造に際し、活性
層を有するＩ−Ｖ族化合物半絶縁性基板上に、後工程で
パターン反転によりゲートを形成するためのダミーゲー
トを形成し、前記ダミーゲートの側壁に、前記ダミーゲ
ートと選択的に除去できる側壁膜を形成し、前記活性層
上には低抵抗エピタキシャル層を成長させ、自己整合に
よる前記ショットキー型電界効果トランジスタのソース
およびドレインとし、同時に前記ダミーゲート上ならび
に前記側壁膜上には多結晶質層もしくは非晶質層を成長
させ、さらに前記多結晶質層もしくは非晶質層の成長゛
じた前記側壁膜を除去後１８ へ− 前記ダミーゲートをパターン反転し、ゲートを形成する
ことにより、前記ソース・ドレインの形成のための熱処
理が不必要であり、もって熱拡散によるキャリア分布の
変化もなく、さらに低抵抗な前記ソース・ドレインが直
接前記Ｉ−Ｖ族化合物半絶縁性基板に接しないことから
、前記■−■族化合物半絶縁性基板へのリーク電流も少
ないことよシ、ショートチャネル効果を低減し、また前
記ソース・ドレイン層がゲートに対し、側壁膜の厚さの
み隔たることから、Ｒｓを小さく抑えかっ、ゲート耐圧
を充分保つこととなり、ＭＩＳＦＥＴの高ｇｍ化ならび
に高周波特性の大幅な改善がなされることとなる。
ョットキー型電界効果トランジスタの製造に際し、活性
層を有するＩ−Ｖ族化合物半絶縁性基板上に、後工程で
パターン反転によりゲートを形成するためのダミーゲー
トを形成し、前記ダミーゲートの側壁に、前記ダミーゲ
ートと選択的に除去できる側壁膜を形成し、前記活性層
上には低抵抗エピタキシャル層を成長させ、自己整合に
よる前記ショットキー型電界効果トランジスタのソース
およびドレインとし、同時に前記ダミーゲート上ならび
に前記側壁膜上には多結晶質層もしくは非晶質層を成長
させ、さらに前記多結晶質層もしくは非晶質層の成長゛
じた前記側壁膜を除去後１８ へ− 前記ダミーゲートをパターン反転し、ゲートを形成する
ことにより、前記ソース・ドレインの形成のための熱処
理が不必要であり、もって熱拡散によるキャリア分布の
変化もなく、さらに低抵抗な前記ソース・ドレインが直
接前記Ｉ−Ｖ族化合物半絶縁性基板に接しないことから
、前記■−■族化合物半絶縁性基板へのリーク電流も少
ないことよシ、ショートチャネル効果を低減し、また前
記ソース・ドレイン層がゲートに対し、側壁膜の厚さの
み隔たることから、Ｒｓを小さく抑えかっ、ゲート耐圧
を充分保つこととなり、ＭＩＳＦＥＴの高ｇｍ化ならび
に高周波特性の大幅な改善がなされることとなる。
第１図ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ。
ｊ、には、本発明の一実施例における電界効果トランジ
スタの製造方法を示す構造断面図、第２図ａ、ｂ、ｃ、
ｄ、ｅ、ｆは従来の電界効果トランジスタの製造方法を
示す構造断面図である。 １．２１・・・・・・ＧａＡｓ半絶縁性基板、２，２２
・・・１９ ベー。 ・・・活性層、３，２３・・・・・・イオン注入マスク
、４・・・・・・窒化シリコン膜、６ａ 、２６ａ・・
・・・・ダミーゲート、１１．２４・・・・・・シリコ
ンイオノビーム、１゜・・・・・・ｎ＋注入部、１２・
・・・・５ｉ０２反転パター／、１３．３６・・・・・
・ゲート、１４．３３・・・・・・ソース・ドレイ／電
極、２８・・・・・・側壁膜、２９・・・・・ソース・
ドレイン層、３０・・・・・・堆積層、６，３１・・・
・・・有機膜、３２・・・・・・酸素プラズマ、３４・
・・・・・ゲート反転レジスト、３６・・・・・・リフ
トオフレジスト。
スタの製造方法を示す構造断面図、第２図ａ、ｂ、ｃ、
ｄ、ｅ、ｆは従来の電界効果トランジスタの製造方法を
示す構造断面図である。 １．２１・・・・・・ＧａＡｓ半絶縁性基板、２，２２
・・・１９ ベー。 ・・・活性層、３，２３・・・・・・イオン注入マスク
、４・・・・・・窒化シリコン膜、６ａ 、２６ａ・・
・・・・ダミーゲート、１１．２４・・・・・・シリコ
ンイオノビーム、１゜・・・・・・ｎ＋注入部、１２・
・・・・５ｉ０２反転パター／、１３．３６・・・・・
・ゲート、１４．３３・・・・・・ソース・ドレイ／電
極、２８・・・・・・側壁膜、２９・・・・・ソース・
ドレイン層、３０・・・・・・堆積層、６，３１・・・
・・・有機膜、３２・・・・・・酸素プラズマ、３４・
・・・・・ゲート反転レジスト、３６・・・・・・リフ
トオフレジスト。
Claims (2)
- （１）ゲートのパターン反転によるショットキー型電界
効果トランジスタの製造に際し、活性層を有するIII−
Ｖ族化合物半絶縁性基板上に、後工程でパターン反転に
よりゲートを形成するためのダミーゲートを形成し、前
記ダミーゲートの側壁に、前記ダミーゲートと選択的に
除去できる側壁膜を形成し、前記活性層上には低抵抗エ
ピタキシャル層を成長させ、自己整合による前記ショッ
トキー型電界効果トランジスタのソースおよびドレイン
とし、同時に前記ダミーゲート上ならびに前記側壁膜上
には多結晶質層もしくは非晶質層を成長させ、さらに前
記多結晶質層もしくは非晶質層の成長した前記側壁膜を
除去後、前記ダミーゲートをパターン反転し、ゲートを
形成することを特徴とする電界効果トランジスタの製造
方法。 - （２）ダミーゲートを酸化シリコンとし、側壁膜を窒化
シリコンとすることを特徴とする特許請求の範囲第１項
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199725A JPH0758717B2 (ja) | 1985-09-10 | 1985-09-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199725A JPH0758717B2 (ja) | 1985-09-10 | 1985-09-10 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260269A true JPS6260269A (ja) | 1987-03-16 |
| JPH0758717B2 JPH0758717B2 (ja) | 1995-06-21 |
Family
ID=16412575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199725A Expired - Fee Related JPH0758717B2 (ja) | 1985-09-10 | 1985-09-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758717B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997801A (ja) * | 1995-09-28 | 1997-04-08 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6285668B2 (ja) | 2013-09-03 | 2018-02-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495582A (ja) * | 1972-05-03 | 1974-01-18 | ||
| JPS59161076A (ja) * | 1983-03-03 | 1984-09-11 | Nec Corp | 半導体装置の製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS59229875A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1985
- 1985-09-10 JP JP60199725A patent/JPH0758717B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495582A (ja) * | 1972-05-03 | 1974-01-18 | ||
| JPS59161076A (ja) * | 1983-03-03 | 1984-09-11 | Nec Corp | 半導体装置の製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
| JPS59229875A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997801A (ja) * | 1995-09-28 | 1997-04-08 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758717B2 (ja) | 1995-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |