JPS6112057A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6112057A JPS6112057A JP59132602A JP13260284A JPS6112057A JP S6112057 A JPS6112057 A JP S6112057A JP 59132602 A JP59132602 A JP 59132602A JP 13260284 A JP13260284 A JP 13260284A JP S6112057 A JPS6112057 A JP S6112057A
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- Japan
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- conductivity type
- island
- epitaxial layer
- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体、注入集積論理回路（以下、ＩＩＬと
いう。）と高耐圧リニアトランジスタとを一つの基板上
に集積させた半導体装置に関するものである。
いう。）と高耐圧リニアトランジスタとを一つの基板上
に集積させた半導体装置に関するものである。
（ロ）従来技術
ＩＩＬは高集積密度、低消費電力のバイポーラデジタル
回路であり、またリニアＩＣなどのパイポーラＩＣ基板
上に同時に集積できるという特徴をもつ。このためアナ
ログおよびデジタルの両機能を必要とする民生用ＬＳＩ
などの分野で広く用いられている。
回路であり、またリニアＩＣなどのパイポーラＩＣ基板
上に同時に集積できるという特徴をもつ。このためアナ
ログおよびデジタルの両機能を必要とする民生用ＬＳＩ
などの分野で広く用いられている。
ところで、ＩＩＬは本来動作電圧が低（、ＩＩＩに対し
て最適化したエピタキシャル層厚さの薄い素子では、同
一チップ上のトランジスタの耐圧が低くなる。しかし、
リニア回路や高耐圧ドライバ回路をＩＩＬと共存させる
ためには、耐圧をできるだけ高める必要がある。またＩ
ＩＬの動作速度もできるだけ高速化することが望まれて
いる。
て最適化したエピタキシャル層厚さの薄い素子では、同
一チップ上のトランジスタの耐圧が低くなる。しかし、
リニア回路や高耐圧ドライバ回路をＩＩＬと共存させる
ためには、耐圧をできるだけ高める必要がある。またＩ
ＩＬの動作速度もできるだけ高速化することが望まれて
いる。
そこで、このような高耐圧リニアトランジスタ共存形の
ＩＩＬを実現するために、例えば二重エピタキシャル層
構造のＩＩＬが提案されている（１９７８ＩＳＳＣＣ１
３，２、Ｐ４４に詳しい）。
ＩＩＬを実現するために、例えば二重エピタキシャル層
構造のＩＩＬが提案されている（１９７８ＩＳＳＣＣ１
３，２、Ｐ４４に詳しい）。
この種ＩＩＬは、一般に第３図に示すように、注入側を
ラテラルＰＮＰ）ランジスタ（Ｑｏ）として出力側を逆
方向縦形ＮＰＮ）ランジスタ（Ｑ、）として。
ラテラルＰＮＰ）ランジスタ（Ｑｏ）として出力側を逆
方向縦形ＮＰＮ）ランジスタ（Ｑ、）として。
ラテラルＰＮＰ）ランジスタ（Ｑｌ）のコレクタを、逆
方向１形ＮＰＮト：７ンジスタ（Ｑ、）のベースと共用
する構造を有する。すなわち、Ｐ型シリコン基板（１）
上にエピタキシャル成長を２回行いエピタキシャル層（
３）を形成し、このエピタキシャル層（３）をＰ＋型の
分離領域（４）で島状に分離して島領域Ｑｌ力乏形成さ
れる。この島領域ａ〔の底面にＮ 型の埋め込み層（２
）を２回形成している。そして、島領域ｅｌｌ）ＶｃＰ
型拡散領域（５ａ）（５ｂ）およびＮ型拡散領域（６）
（６）を順次不純物拡散によって形成し、保護膜（至）
のコンタクトホールな介して電極顛・・・（４荀が設け
られている。
方向１形ＮＰＮト：７ンジスタ（Ｑ、）のベースと共用
する構造を有する。すなわち、Ｐ型シリコン基板（１）
上にエピタキシャル成長を２回行いエピタキシャル層（
３）を形成し、このエピタキシャル層（３）をＰ＋型の
分離領域（４）で島状に分離して島領域Ｑｌ力乏形成さ
れる。この島領域ａ〔の底面にＮ 型の埋め込み層（２
）を２回形成している。そして、島領域ｅｌｌ）ＶｃＰ
型拡散領域（５ａ）（５ｂ）およびＮ型拡散領域（６）
（６）を順次不純物拡散によって形成し、保護膜（至）
のコンタクトホールな介して電極顛・・・（４荀が設け
られている。
而して、ラテラルＰＮＰ）ランジスタはＰ型拡散領域（
５ｂ）がエミッタ（インジェクタ）、島領域四がベース
、Ｐ型拡散領域（５ａ）がコレクタでベース接地で働く
。一方逆方向縦形ＮＰＮ）ランジスタは、島領域ａｌｌ
がエミッタ、Ｐ型拡散領域（５ａ）がベース、Ｎ型拡散
領域（６）（６）がコレクタとして働く構成になってい
る。
５ｂ）がエミッタ（インジェクタ）、島領域四がベース
、Ｐ型拡散領域（５ａ）がコレクタでベース接地で働く
。一方逆方向縦形ＮＰＮ）ランジスタは、島領域ａｌｌ
がエミッタ、Ｐ型拡散領域（５ａ）がベース、Ｎ型拡散
領域（６）（６）がコレクタとして働く構成になってい
る。
とのよ５なＩＩＬにおいては、インジェクタとして用い
るＰＮＰ ）ランジスタとしてラテラルＰＮＰ）ランジ
スタを用いているため、インジェクタ（エミッタ加０か
らＮＰＮ）ランジスタへ注入される電流は一部にすぎず
、大半は無効電流となり、電流増幅率（ｈ□）が小さい
などの問題がある。
るＰＮＰ ）ランジスタとしてラテラルＰＮＰ）ランジ
スタを用いているため、インジェクタ（エミッタ加０か
らＮＰＮ）ランジスタへ注入される電流は一部にすぎず
、大半は無効電流となり、電流増幅率（ｈ□）が小さい
などの問題がある。
（ハ）発明の目的
本発明は、高耐圧リニアトランジスタと高速ＩＩＬの共
存を図ると共に、消費電力を少なくした半導体装置を提
供することを目的とする。
存を図ると共に、消費電力を少なくした半導体装置を提
供することを目的とする。
に）発明の構成
本発明は、一導電型の半導体基板上に逆導電型の第１の
エピタキシャル層を設け、この第１のエピタキシャル層
上に逆導電型の第２のエピタキシャル層を設けてエピタ
キシャル層を形成し、このエピタキシャル層を前記基板
に到達する一導電型の分離領域で島状に分離して複数の
島領域を形成し、第１の島領域には、前記基板表面に一
導電型の埋め込み層および逆導電型の埋め込み層を設け
ると共に、前記第１の島領域表面に一導電型の埋め込み
層に接する一導電型の区画領域を形成し、この区画領域
に囲まれた島領域表面に逆導電型のソース領域およびド
レイン領域を形成して接合型電界効果トランジスタを構
成すると共に、前記逆導電型の埋め込み層上の前記第１
の島領域表面に一導電型のベース領域を形成し、且つこ
のベース領域表面に少なくとも１つの逆導電型のコレク
タ領域を形成して逆方向縦形トランジスタを構成し、前
記ベース領域とソース領域を接続し、且つ前記には、前
記基板表面と第１のエピタキシャル層との間に逆導電型
の埋め込み層を設けると共に、前記第２の島領域表面に
一導電型のベース領域を形成し、且つこのベース領域表
面に逆導電型のエミッタ領域を形成して、高耐圧リニア
トランジスタた半導体装置である。
エピタキシャル層を設け、この第１のエピタキシャル層
上に逆導電型の第２のエピタキシャル層を設けてエピタ
キシャル層を形成し、このエピタキシャル層を前記基板
に到達する一導電型の分離領域で島状に分離して複数の
島領域を形成し、第１の島領域には、前記基板表面に一
導電型の埋め込み層および逆導電型の埋め込み層を設け
ると共に、前記第１の島領域表面に一導電型の埋め込み
層に接する一導電型の区画領域を形成し、この区画領域
に囲まれた島領域表面に逆導電型のソース領域およびド
レイン領域を形成して接合型電界効果トランジスタを構
成すると共に、前記逆導電型の埋め込み層上の前記第１
の島領域表面に一導電型のベース領域を形成し、且つこ
のベース領域表面に少なくとも１つの逆導電型のコレク
タ領域を形成して逆方向縦形トランジスタを構成し、前
記ベース領域とソース領域を接続し、且つ前記には、前
記基板表面と第１のエピタキシャル層との間に逆導電型
の埋め込み層を設けると共に、前記第２の島領域表面に
一導電型のベース領域を形成し、且つこのベース領域表
面に逆導電型のエミッタ領域を形成して、高耐圧リニア
トランジスタた半導体装置である。
（ホ）実施例
以下、本発明の実施例を第１図および第２図に従い説明
する。第１図は本発明による半導体装置を示す断面図、
第２図は本発明のＩＩＬ部の等価回路図である。
する。第１図は本発明による半導体装置を示す断面図、
第２図は本発明のＩＩＬ部の等価回路図である。
まず、本発明によるＩＩＬ部を第２図の等価回路図を参
照して説明すると、一つの島領域内に、接合形電界効果
トランジスタ（以下、Ｊ−ＦＥＴという。’） （Ｔ、
）と逆方向縦形ＮＰＮ）ランジスタ（Ｔρが設けられる
。そして、Ｊ −Ｆ ＥＴ （Ｔ、）のドレインをイン
ジェクタ端子（Ｉ）に接続し、ソースを逆方向縦形ＮＰ
Ｎ）ランジスタ（ＴＩ）のベースに接続して、Ｊ−ＦＥ
Ｔ（Ｔ、）をインジェクタとして用い、逆方向縦形ＮＰ
Ｎ ）ランジスタ（−）のコレクタ（ｑ）（へ）を出力
端子に接続して、ＩＩＬが構成される。
照して説明すると、一つの島領域内に、接合形電界効果
トランジスタ（以下、Ｊ−ＦＥＴという。’） （Ｔ、
）と逆方向縦形ＮＰＮ）ランジスタ（Ｔρが設けられる
。そして、Ｊ −Ｆ ＥＴ （Ｔ、）のドレインをイン
ジェクタ端子（Ｉ）に接続し、ソースを逆方向縦形ＮＰ
Ｎ）ランジスタ（ＴＩ）のベースに接続して、Ｊ−ＦＥ
Ｔ（Ｔ、）をインジェクタとして用い、逆方向縦形ＮＰ
Ｎ ）ランジスタ（−）のコレクタ（ｑ）（へ）を出力
端子に接続して、ＩＩＬが構成される。
つぎに、本発明による半導体装置の構造を第１図に従い
説明する。
説明する。
まずＰ型シリコン半導体基板（１）上の所望の位置に、
ＩＩＬ部のＮ＋型埋め込み層（２ａ）とトランジスタ部
のＮ＋型埋め込み層（２ｍ）を夫々不純物拡散などによ
って形成する。
ＩＩＬ部のＮ＋型埋め込み層（２ａ）とトランジスタ部
のＮ＋型埋め込み層（２ｍ）を夫々不純物拡散などによ
って形成する。
次に基板（１）上に第１のエピタキシャル層（３ａ）を
成長させる。そして、第１のエピタキシャル層（３ａ）
表面からＰ′型埋め込み層住υを拡散すると共に、分離
領域（４）の下拡散を行う。その後、Ｎ＋型埋め込み層
（２ａ）に二段目の虻型埋め込み層（２ｂ）の拡散を行
う。然る後、第１のエピタキシャル層（３ａ） 上に第
２のエピタキシャル層（３ｂ）を成長させてエピタキシ
ャル層（３）を形成する。
成長させる。そして、第１のエピタキシャル層（３ａ）
表面からＰ′型埋め込み層住υを拡散すると共に、分離
領域（４）の下拡散を行う。その後、Ｎ＋型埋め込み層
（２ａ）に二段目の虻型埋め込み層（２ｂ）の拡散を行
う。然る後、第１のエピタキシャル層（３ａ） 上に第
２のエピタキシャル層（３ｂ）を成長させてエピタキシ
ャル層（３）を形成する。
続いて、エピタキシャル層（３）表面よりＰ型埋め込み
層Ｕυに達するＰ＋型区画領域α２および分離領域（４
）の上拡散とを同時に形成する。そして、分離領域（４
）の上下拡散領域を連結させてエピタキシャル層（３）
を島状に分離して、第１の島領域α〔および第２の島領
域−を形成する。第１の島領域α〔にＩＩＬが、第２の
島領域−に高耐圧リニアトランジスタが形成される。
層Ｕυに達するＰ＋型区画領域α２および分離領域（４
）の上拡散とを同時に形成する。そして、分離領域（４
）の上下拡散領域を連結させてエピタキシャル層（３）
を島状に分離して、第１の島領域α〔および第２の島領
域−を形成する。第１の島領域α〔にＩＩＬが、第２の
島領域−に高耐圧リニアトランジスタが形成される。
この熱処理によって、虻型埋め込み層（２）、虻型埋め
込み層（２０およびＰ＋型埋め込み層任υは上下方向に
拡散され、所定の巾を有する埋め込み層が形成される。
込み層（２０およびＰ＋型埋め込み層任υは上下方向に
拡散され、所定の巾を有する埋め込み層が形成される。
そして、Ｐ＋型埋め込み層αυと区画領域αつで囲まれ
たエピタキシャル層（３）がＪ−ＦＥＴ（Ｔ、）のチャ
ンネル領域α騰となろう 然る後、Ｎ型埋め込み層（２）上の第１の島領域ＯＩ十 表面から、ベース拡散によりＰ型ベース領域（５）を形
成する。このベース領域（５）はＮ＋型埋め込み層（２
）に達するように形成される。このとき第２の島領域翰
表面にも同じくベース拡散によりＰ型ベース領域翰を形
成する。また、Ｊ −Ｆ Ｅ Ｔ （Ｔ、）にＰｉフロ
ントゲートａくを設ける場合は、イオン注入などにより
、予定したソース領域σ四およびドレイン領域ａｅとの
間の島領域α〔表面に形成する。
たエピタキシャル層（３）がＪ−ＦＥＴ（Ｔ、）のチャ
ンネル領域α騰となろう 然る後、Ｎ型埋め込み層（２）上の第１の島領域ＯＩ十 表面から、ベース拡散によりＰ型ベース領域（５）を形
成する。このベース領域（５）はＮ＋型埋め込み層（２
）に達するように形成される。このとき第２の島領域翰
表面にも同じくベース拡散によりＰ型ベース領域翰を形
成する。また、Ｊ −Ｆ Ｅ Ｔ （Ｔ、）にＰｉフロ
ントゲートａくを設ける場合は、イオン注入などにより
、予定したソース領域σ四およびドレイン領域ａｅとの
間の島領域α〔表面に形成する。
更に、ベース領域（５）表面にエミッタ拡散によりＮ＋
型コレクタ領域（６）を形成すると共に、エミッタ領域
となる島領域（１（１表面にＮ＋型コンタクト領域（７
）とＮ＋型のカラー（８）とを形成する。また区画領域
ｃＬのａりで囲まれた島領域α漕の表面にＪ−ＦＥＴ（
ＴＷ）のＮ＋型ドレイン領域α９およびソース領域（ｌ
ｅを形成する。このとき第２の島領域（イ）のベース領
域（２）表面に同じくエミッタ拡散にてＮ＋型工ｉツタ
領域（ハ）を形成すると共に、コレクタ領域となる島領
域翰表面にＮ＋型コンタクト領域（財）を形成する。
型コレクタ領域（６）を形成すると共に、エミッタ領域
となる島領域（１（１表面にＮ＋型コンタクト領域（７
）とＮ＋型のカラー（８）とを形成する。また区画領域
ｃＬのａりで囲まれた島領域α漕の表面にＪ−ＦＥＴ（
ＴＷ）のＮ＋型ドレイン領域α９およびソース領域（ｌ
ｅを形成する。このとき第２の島領域（イ）のベース領
域（２）表面に同じくエミッタ拡散にてＮ＋型工ｉツタ
領域（ハ）を形成すると共に、コレクタ領域となる島領
域翰表面にＮ＋型コンタクト領域（財）を形成する。
このあと、エピタキシャル層（３）表面の保護膜（至）
にコンタクトホールを設け、周知のアルミニウム蒸着な
どにより、各領域にオーミックコンタクトする電極およ
びこれらの間の配線を形成する。
にコンタクトホールを設け、周知のアルミニウム蒸着な
どにより、各領域にオーミックコンタクトする電極およ
びこれらの間の配線を形成する。
このように第１の島領域（ＩＩＫＮチャンネルのＪ−Ｆ
ＥＴ（Ｔ□）と逆方向縦形ＮＰＮ）ランジスタ（Ｔ、）
が形成される。そして、Ｊ−ＦＥＴ（Ｔ、）のドレイン
電極０１）はインジェクタ端子（Ｉ）に、ソース電極（
至）は逆方向縦形ＮＰＮ ）ランジスタ（−）のベース
電極（至）に夫々接続されると共に、ゲートは基板（１
）を介して接地され、Ｊ−ＦＥＴ（ＴＩ）はゲート接地
型の定電流回路として使用される。また、逆方向縦形Ｎ
ＰＮ）ランジスタ（−）のベース電極（至）はぺ′−ス
端子（至）に、コレクタ電極Ｃ３４）Ｃ３４）は出力端
子（ｑ）（（、）に、エミッタ電極（至）はグランドラ
イン（Ｇ”）に夫々接続され、ＩＩＬが構成される。ま
た、第２の島領域空には、リニア回路や高耐圧ドライバ
回路などに用いられる高耐圧リニアトランジスタ（Ｔ、
）が形成され、ベース電極（至）、エミッタ電極Ｇη、
コレクタ電極（至）が設けられている。
ＥＴ（Ｔ□）と逆方向縦形ＮＰＮ）ランジスタ（Ｔ、）
が形成される。そして、Ｊ−ＦＥＴ（Ｔ、）のドレイン
電極０１）はインジェクタ端子（Ｉ）に、ソース電極（
至）は逆方向縦形ＮＰＮ ）ランジスタ（−）のベース
電極（至）に夫々接続されると共に、ゲートは基板（１
）を介して接地され、Ｊ−ＦＥＴ（ＴＩ）はゲート接地
型の定電流回路として使用される。また、逆方向縦形Ｎ
ＰＮ）ランジスタ（−）のベース電極（至）はぺ′−ス
端子（至）に、コレクタ電極Ｃ３４）Ｃ３４）は出力端
子（ｑ）（（、）に、エミッタ電極（至）はグランドラ
イン（Ｇ”）に夫々接続され、ＩＩＬが構成される。ま
た、第２の島領域空には、リニア回路や高耐圧ドライバ
回路などに用いられる高耐圧リニアトランジスタ（Ｔ、
）が形成され、ベース電極（至）、エミッタ電極Ｇη、
コレクタ電極（至）が設けられている。
而して、本発明のＩＩＬは、インジェクタとして用いる
Ｊ−ＦＥＴ（Ｔ、）はゲートが基板（１）を介して接地
したゲート接地型の定電流回路として動作するので、イ
ンジェクタ端子（Ｉ）からドレイン領域ａ９へ供給され
た電流はソース領域（１ｅを介して、ベース領域（５）
に全て供給される。従って、インジェクタに供給され、
と電流が全て論理回路動作に利用でき、低消費電力化が
図れる。しかも、ゲート接地型のＪ−ＦＥＴ（Ｔ、）を
インジェクタとして逆方向縦形ＮＰＮ）ランジスタ（−
）に接続しているため、逆方向縦形ＮＰＮ）ランジスタ
（−）の■、、電圧がＪ−ＦＥＴ（Ｔ、）のゲートにバ
イアスを加えることになり、Ｊ−ＦＢ、Ｔ（Ｔｔ）の定
電流作用が良好になる。
Ｊ−ＦＥＴ（Ｔ、）はゲートが基板（１）を介して接地
したゲート接地型の定電流回路として動作するので、イ
ンジェクタ端子（Ｉ）からドレイン領域ａ９へ供給され
た電流はソース領域（１ｅを介して、ベース領域（５）
に全て供給される。従って、インジェクタに供給され、
と電流が全て論理回路動作に利用でき、低消費電力化が
図れる。しかも、ゲート接地型のＪ−ＦＥＴ（Ｔ、）を
インジェクタとして逆方向縦形ＮＰＮ）ランジスタ（−
）に接続しているため、逆方向縦形ＮＰＮ）ランジスタ
（−）の■、、電圧がＪ−ＦＥＴ（Ｔ、）のゲートにバ
イアスを加えることになり、Ｊ−ＦＢ、Ｔ（Ｔｔ）の定
電流作用が良好になる。
更に、逆方向縦形ＮＰＮ）ランジスタ（−）の全周を炉
型カラー（８）で囲むことによりホール蓄積効果を減少
せしめ、逆βを従来装置よりも高くできるので、高速動
作が可能となる。
型カラー（８）で囲むことによりホール蓄積効果を減少
せしめ、逆βを従来装置よりも高くできるので、高速動
作が可能となる。
また、第２の島領域（イ）に形成した高耐圧ＩＪ ニア
トランジスタ（ＴＤ）は、第１のエピタキシャル層（３
ａ）の濃度を低くすると共に炉型埋め込み層Ｃ！υとベ
ース領域＠との間の実効厚さを大きくとることができる
ので、十分な高耐圧化が図れる。
トランジスタ（ＴＤ）は、第１のエピタキシャル層（３
ａ）の濃度を低くすると共に炉型埋め込み層Ｃ！υとベ
ース領域＠との間の実効厚さを大きくとることができる
ので、十分な高耐圧化が図れる。
すなわち本発明ではＩＩＬと高耐圧リニアトランジスタ
（罵）との実効厚さの値に十分差をっゆることかできる
と共に、第２のエピタキシャル層（３ｂ）の濃度を上げ
るとＩＩＬ性能の逆βが上がるなど、一つの半導体基板
上に高耐圧リニアトランジスタと高速ＩＩＬの共存を図
ることができる。
（罵）との実効厚さの値に十分差をっゆることかできる
と共に、第２のエピタキシャル層（３ｂ）の濃度を上げ
るとＩＩＬ性能の逆βが上がるなど、一つの半導体基板
上に高耐圧リニアトランジスタと高速ＩＩＬの共存を図
ることができる。
（へ）発明の詳細
な説明したように、本発明はインジェクタとして接合形
電界効果トランジスタを用いたＩＩＬと高耐圧リニアト
ランジスタを一つの基板上に共存させたので、インジェ
クタに外部から供給される電流を損失なく論理回路動作
に利用でき、ＩＩＬの低消費電力化と高速化を図ること
ができると共ニ、エピタキシャル層を第１、第２のエピ
タキシャル層で形成することにより高耐圧リニアトラン
ジスタの耐圧を十分に高めることができる。また、ＩＩ
Ｌの低消費電力化により素子数を多くしても基板温度が
上がらないので、特性上信頼性が向上する。
電界効果トランジスタを用いたＩＩＬと高耐圧リニアト
ランジスタを一つの基板上に共存させたので、インジェ
クタに外部から供給される電流を損失なく論理回路動作
に利用でき、ＩＩＬの低消費電力化と高速化を図ること
ができると共ニ、エピタキシャル層を第１、第２のエピ
タキシャル層で形成することにより高耐圧リニアトラン
ジスタの耐圧を十分に高めることができる。また、ＩＩ
Ｌの低消費電力化により素子数を多くしても基板温度が
上がらないので、特性上信頼性が向上する。
第１図および第２図は本発明の実施例を示すもので、第
１図は本発明による半導体装置の断面図、第２図は本発
明のＩＩＬ部の等価回路図である。 第３図は従来の半導体装置を示す断面図である。 （１）・・・シリコン基板、 （２）・・・炉型埋め込
み層、（３）・・・エピタキシャル層、 （４）・・・
分離領域、（５）・・・ベース領域、 （６）・・・コ
レクタ領域、 α呻・・・第１の島領域、 αυ・・・
Ｐ型埋め込み層、 （ｌａ・・・区画領域、α沸・・・
チャンネル領域、ａり・・・トンイン領域、αｅ・・・
ソース領域、 （１）・・・第２の島領域、 １２Ｉ）
・・ｄＣ型埋め込み層、 （財）・・・ベース領域、
（ハ）・・・エミッタ領域、（７）、（財）・・・コン
タクト領域。
１図は本発明による半導体装置の断面図、第２図は本発
明のＩＩＬ部の等価回路図である。 第３図は従来の半導体装置を示す断面図である。 （１）・・・シリコン基板、 （２）・・・炉型埋め込
み層、（３）・・・エピタキシャル層、 （４）・・・
分離領域、（５）・・・ベース領域、 （６）・・・コ
レクタ領域、 α呻・・・第１の島領域、 αυ・・・
Ｐ型埋め込み層、 （ｌａ・・・区画領域、α沸・・・
チャンネル領域、ａり・・・トンイン領域、αｅ・・・
ソース領域、 （１）・・・第２の島領域、 １２Ｉ）
・・ｄＣ型埋め込み層、 （財）・・・ベース領域、
（ハ）・・・エミッタ領域、（７）、（財）・・・コン
タクト領域。
Claims (1)
- （１）一導電型の半導体基板上に逆導電型の第１のエピ
タキシャル層を設け、この第１のエピタキシャル層上に
逆導電型の第２のエピタキシャル層を設けてエピタキシ
ャル層を形成し、このエピタキシャル層を前記基板に到
達する一導電型の分離領域で島状に分離して複数の島領
域を形成し、第１の島領域には、前記基板表面に一導電
型の埋め込み層および逆導電量の埋め込み層を設けると
共に、前記第１の島領域表面に一導電型の埋め込み層に
接する一導電量の区画領域を形成し、この区画領域に囲
まれた島領域表面に逆導電型のソース領域およびドレイ
ン領域を形成して接合型電界効果トランジスタを構成す
ると共に、前記逆導電型の埋め込み層上の前記第１の島
領域表面に一導電型のベース領域を形成し、且つこのベ
ース領域表面に少なくとも１つの逆導電型のコレクタ領
域を形成して逆方向縦形トランジスタを構成し、前記ベ
ース領域とソース領域を接続し、且つ前記ドレイン領域
をインジェクタ端子と接続して半導体注入集積論理回路
を形成すると共に、第２の島領域には、前記基板表面と
第１のエピタキシャル層との間に逆導電型の埋め込み層
を設けると共に、前記第２の島領域表面に一導電型のベ
ース領域を形成し、且つこのベース領域表面に逆導電量
のエミッタ領域を形成して、高耐圧リニアトランジスタ
を形成することにより、一つの基板上に半導体注入集積
論理回路と高耐圧リニアトランジスタを設けた半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132602A JPS6112057A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132602A JPS6112057A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112057A true JPS6112057A (ja) | 1986-01-20 |
Family
ID=15085169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132602A Pending JPS6112057A (ja) | 1984-06-26 | 1984-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112057A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS5666067A (en) * | 1979-11-01 | 1981-06-04 | Pioneer Electronic Corp | Semiconductor device and its manufacture |
| JPS57118664A (en) * | 1981-01-16 | 1982-07-23 | Fuji Xerox Co Ltd | Semiconductor device |
-
1984
- 1984-06-26 JP JP59132602A patent/JPS6112057A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463683A (en) * | 1977-10-31 | 1979-05-22 | Hitachi Ltd | Production of pn junction field effect transistor |
| JPS5666067A (en) * | 1979-11-01 | 1981-06-04 | Pioneer Electronic Corp | Semiconductor device and its manufacture |
| JPS57118664A (en) * | 1981-01-16 | 1982-07-23 | Fuji Xerox Co Ltd | Semiconductor device |
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