JPS6112123A - 逐次比較型アナログ・デジタル変換器 - Google Patents
逐次比較型アナログ・デジタル変換器Info
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- JPS6112123A JPS6112123A JP60129082A JP12908285A JPS6112123A JP S6112123 A JPS6112123 A JP S6112123A JP 60129082 A JP60129082 A JP 60129082A JP 12908285 A JP12908285 A JP 12908285A JP S6112123 A JPS6112123 A JP S6112123A
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- clock
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、逐次比較型アナログ・デジタル変換器（以下
「ＡＤｃＪという）特Ｋ、高価なロジック回路部品を使
用せずにＡＤＣ変換速度を最高にするＡＤＣに関する。
「ＡＤｃＪという）特Ｋ、高価なロジック回路部品を使
用せずにＡＤＣ変換速度を最高にするＡＤＣに関する。
ＡＤＣは、アナログ電気信号の遅延が必要な応用技術に
しばしば使用する。例えば、テレビジョン・システムで
は、複合映倫音声信号の音声部分を遅延させて、信号処
理及び／又は信号エンハンスメントをすることＫよシ生
じる斯る信号の映像部分の異なる遅延を補償する必要が
しばしばある。通常、映像信号に必要な形式の処理／エ
ンハンスメント回路は、音声信号には必要ない。しかし
、複合信号の音声部分を映像部分と相関させるためには
音声信号を遅延させるための手段が必要である。
しばしば使用する。例えば、テレビジョン・システムで
は、複合映倫音声信号の音声部分を遅延させて、信号処
理及び／又は信号エンハンスメントをすることＫよシ生
じる斯る信号の映像部分の異なる遅延を補償する必要が
しばしばある。通常、映像信号に必要な形式の処理／エ
ンハンスメント回路は、音声信号には必要ない。しかし
、複合信号の音声部分を映像部分と相関させるためには
音声信号を遅延させるための手段が必要である。
実質的にアナログ信号である音声信号を５″ジタル信に
変換し、デジタル遅延線で信号を遅延させる。デジタル
遅延線は、アナログ遅延線より正確であるのでこの用途
には特に好ましい。
変換し、デジタル遅延線で信号を遅延させる。デジタル
遅延線は、アナログ遅延線より正確であるのでこの用途
には特に好ましい。
しかし、アナログ音声信号をデジタル信号に変換する際
に問題が起きることがある。例えば、音声信号のＡＤ変
換処理は遅すぎて、はとんど固有遅延がない映像信号と
適当な相関関係をもてないかもしれない。非常に高速の
ＡＤ変換は、ＥＣＬ口ノック素子を使用すれば可能であ
るが、比較的高価となる。
に問題が起きることがある。例えば、音声信号のＡＤ変
換処理は遅すぎて、はとんど固有遅延がない映像信号と
適当な相関関係をもてないかもしれない。非常に高速の
ＡＤ変換は、ＥＣＬ口ノック素子を使用すれば可能であ
るが、比較的高価となる。
市販のＡＤＣには、逐次比触法を用いてアナログ信号を
デジタル信号に変換するものがある。逐次比較型ＡＤＣ
は、ＡＤ変換を行うために必要なデジタル＠０シック素
子を含む特殊用途シフト−レジスタを用いる。このＡＤ
Ｃは、アナログ信号のサンプル及び保持を行う。サンプ
ルしたアナログ信号の各部分に関し、逐次比較型ＡＤＣ
はクロック・・ぞルスにより駆動される一連の比較サイ
クルを終了し、各サイクルでアナログ信号を表わすデジ
タル値について２進分解能の１ビツトを決める。必要な
分解能のビット数によって、サンプルしたアナログ信号
からデジタル値を得るためにｎ個のクロック・サイクル
が必要である。
デジタル信号に変換するものがある。逐次比較型ＡＤＣ
は、ＡＤ変換を行うために必要なデジタル＠０シック素
子を含む特殊用途シフト−レジスタを用いる。このＡＤ
Ｃは、アナログ信号のサンプル及び保持を行う。サンプ
ルしたアナログ信号の各部分に関し、逐次比較型ＡＤＣ
はクロック・・ぞルスにより駆動される一連の比較サイ
クルを終了し、各サイクルでアナログ信号を表わすデジ
タル値について２進分解能の１ビツトを決める。必要な
分解能のビット数によって、サンプルしたアナログ信号
からデジタル値を得るためにｎ個のクロック・サイクル
が必要である。
逐次比較型ＡＤＣは、固有の伝播及びセトリング遅延が
ある。閉ループシステムである。サンプルしたアナログ
信号との逐次比較のために、サンプルしたアナログ信号
のデジタル近似値を第２アナログ信号に変換するデジタ
ル・アナログ変換器（以下「ＤＡＣＪという）で最大の
遅延が生じる。
ある。閉ループシステムである。サンプルしたアナログ
信号との逐次比較のために、サンプルしたアナログ信号
のデジタル近似値を第２アナログ信号に変換するデジタ
ル・アナログ変換器（以下「ＤＡＣＪという）で最大の
遅延が生じる。
この型のｌ）Ｃの要部は、逐次比較レジスタ（ＳＡＲ）
であシ、このレジスタは特定のデジタル・ワードに対し
て指定した初期値で各−続きのサイクルを開始し、最上
位デジットから始まる各クロック・サイクルの間にその
ワードの１ビツトを決定する。
であシ、このレジスタは特定のデジタル・ワードに対し
て指定した初期値で各−続きのサイクルを開始し、最上
位デジットから始まる各クロック・サイクルの間にその
ワードの１ビツトを決定する。
デジタル近似の結果は、ＤＡＣでアナログ信号に変換し
、サンプルしたアナログ信号と比較する。
、サンプルしたアナログ信号と比較する。
ＤＡＣ出力がサンプルしたアナログ信号よりも大きいか
又は小さいかにより、ＳＡＲは分解能のその特定のビッ
トについてデジタル・ワードを直す。
又は小さいかにより、ＳＡＲは分解能のその特定のビッ
トについてデジタル・ワードを直す。
ＳＡＲは最上位ビットで始まるので、この第１クロツク
・サイクルの間、ＤＡＣの出力に大きな変動が生じる。
・サイクルの間、ＤＡＣの出力に大きな変動が生じる。
ＤＡＣは、普通、回路内の他の素子に比較してスルｍ−
レートが小さい出力電圧増幅器を含む。この様に、出力
増幅器のスルーφレートは、この型のＡＤＣの動作速度
を制限する主要因である。しかし、デジタル・ワードの
下位のビットを表わすアナログ電圧は、デジタル−ワー
ドの最上位ビットに必要な電圧よシ、しだいに小さくな
るので、スルー・レートは、デジタルΦワードの下位の
ビットに関しては、制限を与えるほどではない。しかし
、各サンプリング期間に、Ｎ個のサイクルの各各を制御
するクロック発生器は、最上位ビットに必要な最大出力
まで増加するに必要な時間を出力電圧増幅器に与えなげ
ればならない。この時間はループ・セトリング時間とし
て考えてもよい。
レートが小さい出力電圧増幅器を含む。この様に、出力
増幅器のスルーφレートは、この型のＡＤＣの動作速度
を制限する主要因である。しかし、デジタル・ワードの
下位のビットを表わすアナログ電圧は、デジタル−ワー
ドの最上位ビットに必要な電圧よシ、しだいに小さくな
るので、スルー・レートは、デジタルΦワードの下位の
ビットに関しては、制限を与えるほどではない。しかし
、各サンプリング期間に、Ｎ個のサイクルの各各を制御
するクロック発生器は、最上位ビットに必要な最大出力
まで増加するに必要な時間を出力電圧増幅器に与えなげ
ればならない。この時間はループ・セトリング時間とし
て考えてもよい。
従って、本発明の目的は、高速且つ正確なＡＤＣを提供
することでちる。
することでちる。
本発明の他の目的は、比較的安価な素子を用いたＡＤＣ
を提供することである。
を提供することである。
本発明の他の目的は、可変周波数クロックによシ駆動す
る逐次比較ループを用いたＡＤＣを提供することである
。
る逐次比較ループを用いたＡＤＣを提供することである
。
〔問題点を解決するための手段及び作用〕本発明による
逐次比較形ＡＤＣは、必要なレベル即ち安定状態値に上
昇させるためループ電圧に必要な時間の関数としてクロ
ック周波数を変化させることにより、逐次比較型ＡＤＣ
の固有の制限の問題を解決する。この時間は、デジタル
・ワードの上位ｎ番目ビットを近似するために必要な電
圧振幅の変動で乗算した電圧出力増幅器のスルー・レー
トの関数である。本発明は、上述の問題を解決し、サン
プリング期間にクロック周波数を定期的に調節してＡＤ
Ｏを高速にする。
逐次比較形ＡＤＣは、必要なレベル即ち安定状態値に上
昇させるためループ電圧に必要な時間の関数としてクロ
ック周波数を変化させることにより、逐次比較型ＡＤＣ
の固有の制限の問題を解決する。この時間は、デジタル
・ワードの上位ｎ番目ビットを近似するために必要な電
圧振幅の変動で乗算した電圧出力増幅器のスルー・レー
トの関数である。本発明は、上述の問題を解決し、サン
プリング期間にクロック周波数を定期的に調節してＡＤ
Ｏを高速にする。
本発明による逐次比較型ＡＤＣは、可変周波数クロック
によシ駆動されるＳＡＲを含む。ループは、アナログ信
号をサンプルするサンプル・ホールド回路から入力が供
給されるアナログ比較器を有する。
によシ駆動されるＳＡＲを含む。ループは、アナログ信
号をサンプルするサンプル・ホールド回路から入力が供
給されるアナログ比較器を有する。
比較器の他の入力には、電流ＤＡＣ及び出力電圧増幅器
から成るＤＡＣの出力が供給される。ＡＤＣはＳＡＲで
制御する。ＳＡＲは、電流ＤＡＣに所定初期デジタル番
ワードを供給し、このワードは比較されるアナログ値の
だいたい真ん中にあると仮定する。電流ＤＡＣはデジタ
ル・ワードをアナログ電流に変換し、次にアナログ電流
を電圧増幅器でアナログ電圧にする。この電圧を、サン
プルし且つ保持した電圧と比較して出力電圧を得る。
から成るＤＡＣの出力が供給される。ＡＤＣはＳＡＲで
制御する。ＳＡＲは、電流ＤＡＣに所定初期デジタル番
ワードを供給し、このワードは比較されるアナログ値の
だいたい真ん中にあると仮定する。電流ＤＡＣはデジタ
ル・ワードをアナログ電流に変換し、次にアナログ電流
を電圧増幅器でアナログ電圧にする。この電圧を、サン
プルし且つ保持した電圧と比較して出力電圧を得る。
比較器の出力は、サンプル電圧がループ電圧よシ高いか
又は低いかによシ比較器の出力は高又は低レベルのどち
らか一方になる。比較器出力は、１デジツトだけＳＡＲ
の出力を決定し、２進分解能の各ｎ番目ビットについて
アナログ電圧の値を近似するためにデジタル・ワードを
更新する。次にこのデジタル値をアナログ電圧に変換し
、２進情報の次に低いビットについて工程を繰シ返す。
又は低いかによシ比較器の出力は高又は低レベルのどち
らか一方になる。比較器出力は、１デジツトだけＳＡＲ
の出力を決定し、２進分解能の各ｎ番目ビットについて
アナログ電圧の値を近似するためにデジタル・ワードを
更新する。次にこのデジタル値をアナログ電圧に変換し
、２進情報の次に低いビットについて工程を繰シ返す。
このサイクルの′１８回の繰シ返しが終了したとき、変
換工程はｎ番目有効数字まで終了する。この処理は、各
アナログ・データ・サンプルについて繰シ返す。
換工程はｎ番目有効数字まで終了する。この処理は、各
アナログ・データ・サンプルについて繰シ返す。
ＳＡＲは、サンプリング周期毎にｎサイクルのクロック
・ノぞルスを発生するクロックに応答する。
・ノぞルスを発生するクロックに応答する。
本発明によれば、クロック・パルスの周波数は、ループ
のセトリング時間の差を補償するために調整される。ル
ープ・セトリング時間は有効数字に要求される電圧の変
動に電圧増幅器のスルー拳レートを乗算した関数の一部
である。スルー・レートの制限に加えて、全ループ・セ
トリング時間は電圧が必要レベルまで上昇した後、ルー
プの過渡動作の関数でもある。急速な電圧上昇の後、安
定状態値に安定する前に、ループは発振又Ｕ ＩＪンギ
ングするかもしれない。例えば、逐次比較レジスタは最
上位から最下位デジットに進み、最大電圧変動は第１回
目の近似で生じる。ループ電圧がその安定状態値に上昇
し、且つ安定することが必要である間は、クロックはＳ
ＡＲを動作可能にしなければならない。しかし、次の逐
次比較は下位のデジットであシ、電圧の変動が大きくな
く、したが−って、ループ・セトリング時間は短くなる
。変換処理の速度を上げるため、小さい振幅の電圧変動
が予測できるとき、更に短い間ＳＡＲを動作可能にする
ように、クロック周波数を調節できる。ＳＡＲが最上位
から最下位ピットに進むＫつれて、ルーフ拳セ） ＩＪ
ング時間はだんだん短くなる。この様に、各出力サイク
ルのクロックのノぐルス幅は、デジタル・ワードのｎ番
目有効数字に要求されるような安定状態値にループ電圧
が確実に安定するためにだけ充分である必要がある。言
い換えれば、ＤＡＣ及び電圧増幅器の出力変動が減少す
るにつれ、クロック周波数は増加する。この様に、ルー
プの速度は、各サンプリング期間について最大となる。
のセトリング時間の差を補償するために調整される。ル
ープ・セトリング時間は有効数字に要求される電圧の変
動に電圧増幅器のスルー拳レートを乗算した関数の一部
である。スルー・レートの制限に加えて、全ループ・セ
トリング時間は電圧が必要レベルまで上昇した後、ルー
プの過渡動作の関数でもある。急速な電圧上昇の後、安
定状態値に安定する前に、ループは発振又Ｕ ＩＪンギ
ングするかもしれない。例えば、逐次比較レジスタは最
上位から最下位デジットに進み、最大電圧変動は第１回
目の近似で生じる。ループ電圧がその安定状態値に上昇
し、且つ安定することが必要である間は、クロックはＳ
ＡＲを動作可能にしなければならない。しかし、次の逐
次比較は下位のデジットであシ、電圧の変動が大きくな
く、したが−って、ループ・セトリング時間は短くなる
。変換処理の速度を上げるため、小さい振幅の電圧変動
が予測できるとき、更に短い間ＳＡＲを動作可能にする
ように、クロック周波数を調節できる。ＳＡＲが最上位
から最下位ピットに進むＫつれて、ルーフ拳セ） ＩＪ
ング時間はだんだん短くなる。この様に、各出力サイク
ルのクロックのノぐルス幅は、デジタル・ワードのｎ番
目有効数字に要求されるような安定状態値にループ電圧
が確実に安定するためにだけ充分である必要がある。言
い換えれば、ＤＡＣ及び電圧増幅器の出力変動が減少す
るにつれ、クロック周波数は増加する。この様に、ルー
プの速度は、各サンプリング期間について最大となる。
第２図は、本発明による逐次比較型ＡＤＣを用いたテレ
ビジョン・システムを示す。このシステムは、映像増幅
器ａ０及び音声増幅器叩を含む。映像信号は、図中Ｉで
示す種々の信号処理及び／又は信号エンハンスメント回
路に供給する。回路Ｉを使用の結果、映像音声モニタα
ｅに表示する前に映像信号に固有の遅延が生じる。これ
らの固有遅延を整合するために、音声チャンネルに遅延
線を設ける。この遅延線はデジタル遅延器（２１に接続
したＡＤＣＩＩを含み、その出力はＤＡＣ（２３でアナ
ログ音声信号に再変換する。システムを最も正確にする
ため、ＡＤＣαａ及びＤＡＣ（２２を最大変換速度で動
作させることが望ましい。
ビジョン・システムを示す。このシステムは、映像増幅
器ａ０及び音声増幅器叩を含む。映像信号は、図中Ｉで
示す種々の信号処理及び／又は信号エンハンスメント回
路に供給する。回路Ｉを使用の結果、映像音声モニタα
ｅに表示する前に映像信号に固有の遅延が生じる。これ
らの固有遅延を整合するために、音声チャンネルに遅延
線を設ける。この遅延線はデジタル遅延器（２１に接続
したＡＤＣＩＩを含み、その出力はＤＡＣ（２３でアナ
ログ音声信号に再変換する。システムを最も正確にする
ため、ＡＤＣαａ及びＤＡＣ（２２を最大変換速度で動
作させることが望ましい。
第１図は、第２図のシステムで使用する本発明のＡＤＣ
Ｑ８）の好適な実施例を示す。ＡＤＣＱｇｌは、逐次比
較型であシ、逐次比較シフト・レジスタ（以下［８ＡＲ
Ｊという）Ｃ滲を含む。５ＡＲ（財）は、クロック発生
器（ホ）に接続する。８ＡＲ（２４）及びクロック発生
器（ホ）の動作の開始は、適当な同期信号発生器（図示
せず）Ｋ接続した同期ライン（至）で制御する。音声増
幅器α２の音声出力はサンプル９ホールド回路（至）の
入力端子に供給し、サンプル・ホールド回路の出力は、
比較器０りの２つの入力端子の一方に供給する。比較器
０２の他方の入力端子は、出力電力増幅器Ｃ３４１の出
力端に接続する。従来の様に、出力電圧増幅器（財）は
演算増幅器（至）及び分路抵抗器（至）を含む。出力電
圧増幅器（至）の入力端子は、電流ＤＡＣ（４Ｇの出力
端に接続する。５ＡＲ（財）の出力ライン（６）は、デ
ジタル遅延器（イ）に接続したデジタル・データ出力端
子であシミ流ＤＡＣ（４０を駆動して閉ループ拳システ
ムを形成する。
Ｑ８）の好適な実施例を示す。ＡＤＣＱｇｌは、逐次比
較型であシ、逐次比較シフト・レジスタ（以下［８ＡＲ
Ｊという）Ｃ滲を含む。５ＡＲ（財）は、クロック発生
器（ホ）に接続する。８ＡＲ（２４）及びクロック発生
器（ホ）の動作の開始は、適当な同期信号発生器（図示
せず）Ｋ接続した同期ライン（至）で制御する。音声増
幅器α２の音声出力はサンプル９ホールド回路（至）の
入力端子に供給し、サンプル・ホールド回路の出力は、
比較器０りの２つの入力端子の一方に供給する。比較器
０２の他方の入力端子は、出力電力増幅器Ｃ３４１の出
力端に接続する。従来の様に、出力電圧増幅器（財）は
演算増幅器（至）及び分路抵抗器（至）を含む。出力電
圧増幅器（至）の入力端子は、電流ＤＡＣ（４Ｇの出力
端に接続する。５ＡＲ（財）の出力ライン（６）は、デ
ジタル遅延器（イ）に接続したデジタル・データ出力端
子であシミ流ＤＡＣ（４０を駆動して閉ループ拳システ
ムを形成する。
実際の動作上、サンプル・ホールド回路（７）は、所定
のサンプリング速度で音声増幅器ｔ１１５の出力を周期
的にサンプルし且つ保持する。サンプリング周期の初め
でクロック発生器（ハ）は動作状態となシ、所定パルス
幅をもったクロック・ノセルスを発生する行程を循環し
始める。各サイクルのクロック・パルスの数は、サンプ
リング周期のＡＤ変換に必要な分解能の２進ビツト数で
決まる。サンプリング周期の終シでは、デジタル遅延器
■は２進ｎビット分解能を有する２進形式で表わしたデ
ジタル・ワードを蓄積する。このデジタル・ワードは、
特定のサンプリング周期に、サンプル・ホールド回路間
によりサンプルしたアナログ値を表わす。
のサンプリング速度で音声増幅器ｔ１１５の出力を周期
的にサンプルし且つ保持する。サンプリング周期の初め
でクロック発生器（ハ）は動作状態となシ、所定パルス
幅をもったクロック・ノセルスを発生する行程を循環し
始める。各サイクルのクロック・パルスの数は、サンプ
リング周期のＡＤ変換に必要な分解能の２進ビツト数で
決まる。サンプリング周期の終シでは、デジタル遅延器
■は２進ｎビット分解能を有する２進形式で表わしたデ
ジタル・ワードを蓄積する。このデジタル・ワードは、
特定のサンプリング周期に、サンプル・ホールド回路間
によりサンプルしたアナログ値を表わす。
５ＡＲ（２（イ）は、特定の初期値でデジタル出力ワー
ドから各サンプリング周期を始める。電流ＤＡＣＣ４１
及び出力電圧増幅器（２）は、この初期値をアナログ電
圧に変換して比較器Ｇ２の入力としてライン鰻に加える
。音声増幅器（１２１からのサンプル・ホールド電圧も
、比較器Ｇりの入力としてライン（３１）に加える。
ドから各サンプリング周期を始める。電流ＤＡＣＣ４１
及び出力電圧増幅器（２）は、この初期値をアナログ電
圧に変換して比較器Ｇ２の入力としてライン鰻に加える
。音声増幅器（１２１からのサンプル・ホールド電圧も
、比較器Ｇりの入力としてライン（３１）に加える。
ラインＱの電圧がラインＧυの電圧よシ高いか又は低い
かによシ比較器Ｇ２の出力は高又は低レベルの一方にな
る。比較器６２）の高又は低レベルの出力によシ、Ｓ
Ａ Ｒ（２４）は比較器Ｃ３２の出力時に予めプログラ
ムしたデジタル・ワード・ｌビットを吏新する。
かによシ比較器Ｇ２の出力は高又は低レベルの一方にな
る。比較器６２）の高又は低レベルの出力によシ、Ｓ
Ａ Ｒ（２４）は比較器Ｃ３２の出力時に予めプログラ
ムしたデジタル・ワード・ｌビットを吏新する。
例えば、比較器出力が高レベルで、そのビットに対する
デジタル・ワードの現在の値が零であるとすると、零は
１に置き換えられる。このサイクルは、必要な２進数分
解能のビット数をｎとすると、ｎ回縁９返す。実質上、
５ＡＲ（２４）；電流ＤＡＣ（４Ｇ、出力電圧増幅器（
ロ）及び比較器Ｃ３ａＫよシ形成されるループは、ライ
ン０］）上のアナログ電圧値を逐次予測する。各逐次予
測の結果に応答し、サンプル・ホールド回路（至）に保
持１７たアナログ電圧をデジタル形式で表わすデジタル
・ワードを得る。
デジタル・ワードの現在の値が零であるとすると、零は
１に置き換えられる。このサイクルは、必要な２進数分
解能のビット数をｎとすると、ｎ回縁９返す。実質上、
５ＡＲ（２４）；電流ＤＡＣ（４Ｇ、出力電圧増幅器（
ロ）及び比較器Ｃ３ａＫよシ形成されるループは、ライ
ン０］）上のアナログ電圧値を逐次予測する。各逐次予
測の結果に応答し、サンプル・ホールド回路（至）に保
持１７たアナログ電圧をデジタル形式で表わすデジタル
・ワードを得る。
ループは、閉ループ・システムであり、このシステムが
デジタルΦワードからアナログ電圧への変換を含むので
、各逐次比較についてループ電圧を安定状態値に安定す
るための応答時間には制限がある。ループの速度制限の
主要因は、出力電圧増幅器Ｃ３４１のスルー・レートで
ある。この様に、ループ・セトリング時間は、電流ＤＡ
Ｃ（４Ｇの出力値の電圧変動に必要なスルー・レートよ
シ速くなることはない。この電圧は、２進数ワードで上
位ビット程大きくなる。ループは、クロック・パルスご
とに、１ビツトの近似を行い、次のクロック舎パルスが
始まる以前に、安定状態値を安定しなければならない。
デジタルΦワードからアナログ電圧への変換を含むので
、各逐次比較についてループ電圧を安定状態値に安定す
るための応答時間には制限がある。ループの速度制限の
主要因は、出力電圧増幅器Ｃ３４１のスルー・レートで
ある。この様に、ループ・セトリング時間は、電流ＤＡ
Ｃ（４Ｇの出力値の電圧変動に必要なスルー・レートよ
シ速くなることはない。この電圧は、２進数ワードで上
位ビット程大きくなる。ループは、クロック・パルスご
とに、１ビツトの近似を行い、次のクロック舎パルスが
始まる以前に、安定状態値を安定しなければならない。
従って、少なくとも出力電圧増幅器（ロ）の必要な最大
電圧変動のためのループ・セトリング時間を調節するた
めクロック発生器（ハ）からのパルスの幅は、充分長く
なければならない。
電圧変動のためのループ・セトリング時間を調節するた
めクロック発生器（ハ）からのパルスの幅は、充分長く
なければならない。
しかし、逐次比較が最上位から最下位ビットまで進むと
、これらの電圧振幅変動は減少する。従って、 ５ＡＲ
（２４）が最上位から最下位ビットまで進むＫつれ、ク
ロック幅が減少するようにプログラムする。理想的には
、クロック周波数は、増幅器（ロ）の電圧変動に合うス
ルー・レート時間及びループ過渡セトリング時間を含む
全体ループ・セトリング時間と反比例して変化する。し
かし、実際上、クロック出力ぐルスを異なるノぐルス幅
をもつ２つのパルス群に分けることで充分であろう。こ
の原理を第３図に示す。第３図において、同期ライン（
至）上の同期パルスは、クロック発生器０Ｑからのプロ
グラムした一連のクロックパルスの出力を開始させる。
、これらの電圧振幅変動は減少する。従って、 ５ＡＲ
（２４）が最上位から最下位ビットまで進むＫつれ、ク
ロック幅が減少するようにプログラムする。理想的には
、クロック周波数は、増幅器（ロ）の電圧変動に合うス
ルー・レート時間及びループ過渡セトリング時間を含む
全体ループ・セトリング時間と反比例して変化する。し
かし、実際上、クロック出力ぐルスを異なるノぐルス幅
をもつ２つのパルス群に分けることで充分であろう。こ
の原理を第３図に示す。第３図において、同期ライン（
至）上の同期パルスは、クロック発生器０Ｑからのプロ
グラムした一連のクロックパルスの出力を開始させる。
クロック会パルスは、２つの群に分かれ、始めの２個の
パルスは、後の４個のパルスのＡ倍の周波数をもつ。電
圧増幅器出力曲線が示す様に、増幅器出力は第１パルス
で最大値まで上昇しなければならない。第２ノぞルスで
は、電圧変動は絶対値では半分である。逐次パルスでは
、デジタル・ワードの下位のビットは近似されつつあシ
、必要な電圧変動は更に小さい。即ち、出力電圧増幅器
（ロ）の出力を形成する予測値はラインｌ３１）のアナ
ログ真値に徐々に近づく。第３図のグラフは、サンプル
・アナログ値が予想フル・スケール値のおよそ半分であ
るサンプリング期間に出力電圧増幅器０２に関する曲線
のだいたいの形を示す。これらの波形は例にすぎず、最
上位から最下位ビットまで、７ぞルス幅を減少させるい
かなる組合わせにもクロック出力を調整できる。しかし
、各サイクルにはひとつのパルス幅が次に続くパルス幅
よシ長い、少なくとも２つのノクルスがかならず有シ、
ループ・セトリング時間の差を調整し、ループが下位の
方のビットで高速動作するようにする。
パルスは、後の４個のパルスのＡ倍の周波数をもつ。電
圧増幅器出力曲線が示す様に、増幅器出力は第１パルス
で最大値まで上昇しなければならない。第２ノぞルスで
は、電圧変動は絶対値では半分である。逐次パルスでは
、デジタル・ワードの下位のビットは近似されつつあシ
、必要な電圧変動は更に小さい。即ち、出力電圧増幅器
（ロ）の出力を形成する予測値はラインｌ３１）のアナ
ログ真値に徐々に近づく。第３図のグラフは、サンプル
・アナログ値が予想フル・スケール値のおよそ半分であ
るサンプリング期間に出力電圧増幅器０２に関する曲線
のだいたいの形を示す。これらの波形は例にすぎず、最
上位から最下位ビットまで、７ぞルス幅を減少させるい
かなる組合わせにもクロック出力を調整できる。しかし
、各サイクルにはひとつのパルス幅が次に続くパルス幅
よシ長い、少なくとも２つのノクルスがかならず有シ、
ループ・セトリング時間の差を調整し、ループが下位の
方のビットで高速動作するようにする。
クロック発生器は、種々の方法によシ構成したものでよ
く、例えば傾斜波電圧によシ制御する電圧制御発振器で
あってもよい。他の実施例では、クロック発生器は、徐
々に小さな状態まで分割した逐次状態を有するＮ進カウ
ンタ（Ｎ状態分周器）であってもよい。更に、第３の方
法はカウンタによ多制御されるプログラム可能リード・
オンリー・メモリ（ＦＲＯＭ）を使用し、クロック・ノ
ぞルスはＰ ＲＯＭの出力であってもよい。
く、例えば傾斜波電圧によシ制御する電圧制御発振器で
あってもよい。他の実施例では、クロック発生器は、徐
々に小さな状態まで分割した逐次状態を有するＮ進カウ
ンタ（Ｎ状態分周器）であってもよい。更に、第３の方
法はカウンタによ多制御されるプログラム可能リード・
オンリー・メモリ（ＦＲＯＭ）を使用し、クロック・ノ
ぞルスはＰ ＲＯＭの出力であってもよい。
本発明による逐次比較型ＡＤＣでは、逐次比較レジスタ
（２Ｌ電流ＤＡＣ（４（１、出力電圧増幅器■及び比較
器６４を含むループを有し、ループ・セトリング時間を
考慮して、出力デジタルφワードの下位ビットでは、上
位ビットに比して逐次比較レジスタ（２４）を駆動する
クロック・ノぐルスの周期を短くする。
（２Ｌ電流ＤＡＣ（４（１、出力電圧増幅器■及び比較
器６４を含むループを有し、ループ・セトリング時間を
考慮して、出力デジタルφワードの下位ビットでは、上
位ビットに比して逐次比較レジスタ（２４）を駆動する
クロック・ノぐルスの周期を短くする。
これによシ、全体的にＡＤ変換処理速度を上昇できる。
第１図は、本発明による逐次比較型ＡＤＣのブロック図
、第２図は第１図のＡＤＣを用いたテレビジョン信号処
理システムのブロック図、第３図は第１図のＡＤＯの動
作を説明するための波形図である。 図中において、（財）は逐次比較レジスタ、（至）はク
ロック発生器、０ｚは比較器、（至）及び（４Ｇはデジ
タル・アナログ変換手段である。
、第２図は第１図のＡＤＣを用いたテレビジョン信号処
理システムのブロック図、第３図は第１図のＡＤＯの動
作を説明するための波形図である。 図中において、（財）は逐次比較レジスタ、（至）はク
ロック発生器、０ｚは比較器、（至）及び（４Ｇはデジ
タル・アナログ変換手段である。
Claims (1)
- 直流電圧を一方の入力端子に供給した比較器と、該比較
器の出力に応じて、出力デジタル・ワードの各ビットを
決定する逐次比較レジスタと、上記出力デジタル・ワー
ドを供給し、該ワードに相当する出力電圧を上記比較器
の他方の入力端子に供給するデジタル・アナログ変換手
段と、上記出力デジタル・ワードの下位ビットで上位ビ
ットに比して周期が短いパルスで上記逐次比較レジスタ
を駆動するクロック発生器とを具えることを特徴とする
逐次比較型アナログ・デジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62023284A | 1984-06-13 | 1984-06-13 | |
| US620232 | 1984-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112123A true JPS6112123A (ja) | 1986-01-20 |
Family
ID=24485110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129082A Pending JPS6112123A (ja) | 1984-06-13 | 1985-06-13 | 逐次比較型アナログ・デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0164747A2 (ja) |
| JP (1) | JPS6112123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159814A (ja) * | 1988-12-14 | 1990-06-20 | Hitachi Ltd | チョッパ型コンパレータ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166620A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | 逐次比較型アナログ・デジタル変換器 |
| FR2907986B1 (fr) * | 2006-10-26 | 2009-02-27 | Atmel Nantes Sa Sa | Convertisseur analogique/numerique a approximations successives,composant integre et procede de conversion correspondants. |
| CN109905128B (zh) * | 2019-03-15 | 2023-06-30 | 上海胤祺集成电路有限公司 | 一种自适应的高速sar-adc转换时间完全利用电路及方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159661A (ja) * | 1974-06-12 | 1975-12-24 | ||
| JPS5115363A (ja) * | 1974-07-29 | 1976-02-06 | Hitachi Ltd | Anaroguudejitaruhenkanki |
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
-
1985
- 1985-06-12 EP EP85107269A patent/EP0164747A2/en not_active Withdrawn
- 1985-06-13 JP JP60129082A patent/JPS6112123A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159661A (ja) * | 1974-06-12 | 1975-12-24 | ||
| JPS5115363A (ja) * | 1974-07-29 | 1976-02-06 | Hitachi Ltd | Anaroguudejitaruhenkanki |
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159814A (ja) * | 1988-12-14 | 1990-06-20 | Hitachi Ltd | チョッパ型コンパレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0164747A2 (en) | 1985-12-18 |
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