JPH0611662Y2

JPH0611662Y2 - デイジタルアナログコンバ−タ

Info

Publication number: JPH0611662Y2
Application number: JP1985109216U
Authority: JP
Inventors: 茂吉肥後
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-07-17
Filing date: 1985-07-17
Publication date: 1994-03-23
Anticipated expiration: 2000-07-17
Also published as: JPS6217250U

Description

【考案の詳細な説明】〔産業上の利用分野〕この考案はディジタルアナログコンバータに関し、特に
そのデグリッチ回路に関するものである。

〔従来の技術〕

ディジタルアナログコンバータではいわゆるグリッチ雑
音が問題となる。たとえば６ビットのディジタル信号を
考え、左端がＭＳＢ、右端がＬＳＢとして「011111」か
ら「100000」に変化した場合を考えてみる。この時の変
化量は「000001」で表わされる小さな変化であるがディ
ジタルアナログ変換器（以下D/Aと略記する）における
変換の過渡状態において、短時間であるが、回路素子の
動作タイミングの関係でMSBだけが「０」→「１」へ変
化し他のビットがもとのまま「--11111」である状態に
対応するアナログ電圧、すなわちディジタル信号「1111
11」に対応するD/Aの最大出力電圧であるアナログ電圧
が出力されるような場合があり、これがグリッチ雑音と
して出力レベルが大きいのでローパスフィルタでは除去
できないことがある。

このグリッチ雑音を除去するのがデグリッチ回路であ
り、この考案はデグリッチ回路に関するものである。

第３図は従来のこの種の回路を示すブロック図で、デー
タＤとサンプル・パルスＴとは外部から入力され、デー
タＤはD/A(1)によりアナログ電圧VDに変換されトラック
・ホールド回路（図面記号をT/Hとする）(3)で切換えら
れてアナログ電圧VHとなりローパスフィルタ（以下LPF
と略記する）(4)で高い周波数成分が除去され出力信号V
Fとなる。

サンプル・パルスＴはトラック・ホールド・コントロー
ラ（図面記号をCNTとする）(2)をトリガして切換信号TD
を発生しトラック・ホールド回路(3)を制御する。

第４図は第３図の各部の波形を表す波形図で、第４図
(a)はデータＤの波形を示し、平行２線の交差がデータ
の変化を示す。第４図(b)はサンプル・パルスＴの波形
を示し、図に示すとおりデータＤの各変化点においてデ
ータＤの変化したタイミングを示すサンプル・パルスＴ
が与えられる。第４図(c)はD/A(1)の出力VDを示しデー
タＤの変化点においてグリッチが発生している。第４図
(d)はトラック・ホールド・コントローラ(2)の出力ＴＤ
で“Ｈ”レベルの部分がホールドで“Ｌ”レベルの部分
がトラッキングである。第４図(e)はトラック・ホール
ド回路(3)の出力VHを示し、信号TD（第４図(d)）が
“Ｈ”レベルにある間はD/A(1)の出力VDの変化する直前
の従来の値をホールドしたアナログ電圧を出力し、信号
TDが“Ｌ”レベルの間は新しいD/A(1)の出力VDをそのま
ま出力するのでグリッチが除去された波形VHになる。信
号VHをLPF(4)を通すと第４図(f)に示す信号ＶＦとな
る。

〔考案が解決しようとする問題点〕

従来のディジタルアナログコンバータは以上のように構
成されているので必ず外部回路からデータＤとサンプル
・パルスＴの双方を送ってもらうことが必要であるとい
う問題点があった。

この考案は上記のような問題点を解決するためになされ
たもので、外部回路からサンプル・パルスを送って貰わ
なくてもデグリッチが可能なアナログディジタルコンバ
ータを得ることを目的としている。

〔問題点を解決するための手段〕

この考案では入力ディジタル信号を保持するラッチの出
力と入力されたディジタル信号との一致を比較し、不一
致の場合にパルス信号を出力する比較器、このパルス信
号でトリガされトラック・ホールド・コントローラ、上
記ラッチの出力をＤ／Ａ変換する変換器、この出力のグ
リッチを除去するトラック・ホールド回路を設けた。

〔作用〕入力ディジタル信号はラッチと比較器に入力され、ラッ
チの出力は変換器でアナログ値に変換され、トラック・
ホールド回路はトラック・ホールド・コントローラの制
御を受け、入力ディジタル信号の変化による変換器の出
力のグリッチの発生期間中はグリッチの発生していない
直前のホールドされた信号値が出力されることによりグ
リッチが除去される。

〔実施例〕

以下この考案の実施例を図面について説明する。第１図
はこの考案の一実施例を示すブロック図で、第３図と同
一符号は同一又は相当部分を示し、(5)はラッチでＬは
そのロード信号入力端子、(6)は比較器でＱはその信号
出力端子であり、この明細書ではラッチ(5)と比較器(6)
で構成する回路を比較装置と称しアナログ信号における
微分回路に対応する。

ラッチ(5)にはデータＤの従来の値が格納されている。
すなわち、初期化の時点では端子Ｌにロード信号（仮に
レベル“Ｌ”から“Ｈ”への変化時点でロードされると
する）を加えるとデータＤがラツチ(5)へ入力され、そ
の后はデータＤの変化ごとに比較器(6)のパルス信号の
出力によりその時点のデータＤがラッチ(5)に入力され
る。

第２図は第１図のデータＤとラッチ(5)の出力と比較器
(6)の出力との関係を示す動作タイムチャートで、比較
器(6)はデータＤとラッチ(5)の出力とを各対応ビットご
とに比較し、全ビットが一致していれば論理“Ｌ”の信
号を、いずれかのビットが異なれば論理“Ｈ”の出力を
端子Ｑに出力する。第２図(a)のデータＤがＤ_１からＤ
_２に変化した時点でデータＤはＤ_２でラッチ(5)の出力
はＤ_１であるから、端子Ｑの信号はレベル“Ｌ”から
“Ｈ”に変化し、これがラッチ(5)の端子Ｌに入力され
てラッチ(5)にはデータＤ_２が入力されるので比較器(6)
の端子Ｑの信号は再びレベル“Ｌ”となり、第２図(b)
にラッチの出力、第２図(e)に比較器の出力として示す
ように変化し、比較器から（第２図(c)）のようなパル
ス信号を出力する。第２図と第４図とを比較すると比較
器(6)の端子Ｑの出力を第３図サンプル・パルスＴとし
て用いることができることがわかる。

第１図の信号VD，TD，VH，VFの波形は第４図(c)のVD，
同図(d)のTD，同図(e)のVH，同図(f)のVFの如く変化す
ることは説明を要しないであろう。

また、信号VHにおけるノイズが問題にならぬ程度であれ
ばLPF(4)を省略することができる。

〔考案の効果〕

以上のようにこの考案によれば、内部でサンプル・パル
スを発生することができるので、外部からサンプル・パ
ルスを送って貰わなくても、また、最上位ビットである
か否かに関わらずに入力ディジタル信号の変化に対応し
てデグリッチが可能なディジタルアナログコンバータを
得ることができる。

【図面の簡単な説明】

第１図はこの考案の一実施例を示すブロック図、第２図
は第１図のデータＤとラッチの出力及び比較器の出力と
の関係を示す動作タイムチャート、第３図は従来の回路
を示すブロック図、第４図は第３図の各部の波形を示す
波形図である。 (1)はD/A、(2)はトラック・ホールド・コントローラ、
(3)はトラック・ホールド回路、(5)はラッチ、(6)は比
較器。尚、各図中同一符号は同一又は相当部分を示す。

Claims

【実用新案登録請求の範囲】

【請求項１】アナログ電圧への変換の対象となる入力さ
れたディジタル信号の従来のデータを保持するラッチ、
このラッチの出力と上記ディジタル信号との一致を比較
し、比較の結果不一致の場合だけパルス信号を出力し、
このパルス信号により上記ディジタル信号を上記ラッチ
にラッチする比較器、上記ラッチから出力された上記デ
ィジタル信号をアナログ電圧に変換する変換器、この変
換器におけるディジタルアナログ変換のディジタル信号
変化の過渡期に発生するグリッチを除去するための出力
切換を行うトラック・ホールド回路、上記比較器の出力
の上記パルス電圧によりトリガされて上記トラック・ホ
ールド回路を制御する切換信号を発生するトラック・ホ
ールド・コントローラを備えたディジタルアナログコン
バータ。