JPS61121461A - 集積回路チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ９従来技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ　実施例 ｆｌ　チップ上の配置（第１Ａ〜１Ｆ図）ｆ２．　　回
路機能（第２Ａ〜２１図、第３Ａ及び３Ｂ図） ｆ２−１．　　ＰＩＯ機能 ｆ　３．　　機能ブロックのステージ ｆ　４．　　チップ上の多層構造 Ｇ３発明の効果 Ａ、産業上の利用分野 この発明は、広くは大規模集積（Ｌｓｒ）回路チップに
関し、特に多重膜機能ブロックがチップ上で垂直方向に
整合またはスタックされ、以て大域的な結線による接続
を可能とするために各ブロックの対応する段（ステージ
）が垂直に整合されるようにした集積回路チップに関す
るものである。

Ｂ、開示の概要 本発明により開示されるのは、ソース機能ブロックから
単数または複数の行先ブロックにデータを転送するため
の少なくとも１つの多重ビット・データ流経路をもつＬ
Ｓ１回路チップにおいて多重膜機能ブロックの位置と結
線とを座標付けするための半導体の物理的設計構造であ
る。これらの機能ブロックは、レジスタ記憶機能やスイ
ッチング・マルチプレクサ機能や比較機能などの異なる
基本的な機能を実行し、各々のブロックが同一（以下余
白） のステージを含むように配列される。そのレジスタトマ
ルチプレクサのブロックは、１ビット機能を形成するた
めに結線された基本的な半導体デバイスのグループによ
り形成されたブロック内の各ステージが同一であるよう
に配列される。それらのステージは物理的に隣接配置さ
れ、チップの一方向に延長している。それらのすべての
機能ブロックの物理的な幅は同一になされておシ、それ
はまた機能ブロック内の各段の物理的な幅である。

これらの幅は、金属化層の導電線密度や、期待または得
ることのできる回路集積密度や全体の複合論理データ流
の幅などを含む幾つかの要因を反映する。機能ブロック
は、異なるブロックの対応するステージが垂直に整合さ
れてなる”垂直ビット・スタック”中に配置される。ブ
ロック間の結線は、予め位置を割り付けられ、スタック
内の機能ブロックの数及び平均結線度を反映する予定の
数の大域バスを介して行われる。

そうして、導電体の閉塞の可能性が最小限に抑えられる
ので、基本的半導体物質の一層高度の利用が達成される
。それによシ、上記機能ブロックの同時的な、あるいは
重なシあう設計構造及び機能ブロックの予め設計された
ファミリーの利用が可能となる。

Ｃ９従来技術 従来技術においては、集積回路チップ上で２進データを
処理する回路を実施するためのさまざまな装置が開示さ
れている。これらの装置はすべて各チップ上で低コスト
の機能を与えるという一般的な同一の目的を持っている
が、回路を形成すべくデバイスが接続され、これらの回
路がより高レベルの機能ブロックを形成するために接続
される方法は、コストに影響を及ぼすさまざまの要因上
にさまざまの特性が付与されるにつれて異なる。

例えば、同一の複雑な論理制御機能を実行し、同一の基
本的な半導体技術を採用する２つのチップがあるとき、
もし一方のチップが開発コストの低減に力点を置き、他
方のチップがボリュームの製造コスト低減に力点を置い
ているならば、その２つのチップに対する（半導体デバ
イス及びそれらの結線の位置を意味する）レイアウトは
実質的に異なり得る。この差異の主な理由は、回路及び
ブロックの結線をはかる大域結線パターンを用意するた
めの方法を強調することによって課せられた一組の制約
にある。

複雑な論理制御機能をもつ集積回路装置には、回路のレ
イアウトと結線を形成するために自動的な手続きを採用
しているものもある。しかしレイアウトと結線はこの方
法では予め記述された規則に従うので、チップの結線度
とチップ毎の回路デバイスの数との間には妥協がはから
れ、集積度はきわめて多くの場合最適な度合に達するこ
とがない。

また、チップがデバイスの基本的な組成から開始され、
そのあと特定の論理機能またはシステムを実現するため
に最終工程で結線によって個別化をはかるようにしたも
のもある。これによればチップ毎の開発コストの観点か
らは全体的な処理が経済的になるが、最初から個別の設
計をしたとき忙、単一のチップ上で実行されるような機
能を実行するために、複数のチップを採用する必要があ
る場合が少なくない。このため、経済的節約の有利さが
失われ、システム全体の性能は、これらの望ましくない
チップ間の接続を介しての信号レベルを昇圧するために
必要な余分なバッファによって低下してしまう。それゆ
え、性能の観点からも製造コストの観点からも、チップ
上に出来るだけ多くの機能を収めるようにすることが特
に望ましい。

カスタムに基づき形成された回路のチップ・レイアウト
は、理論的には、最も稠密に集積された回路及び結線の
レイアウトになる。しかし、もしチップが機能ブロック
に分割されているのでないならば、きわめて多数の回路
が関与しているので、現在のレベルの大規模集積程度で
はこれは最早実用的ではない。さらに、この方法が計画
及び開発コストにつき競争に堪えるものであるためには
、これらの機能ブロックのうちの多くが、１つ以上のチ
ップ上で使用できる予め設計されたユニットのファミリ
ーに属することがきわめて望ましい。

この発明は、実施される具体構成が、各々同一の数のス
テージをもつ機能ブロックに割り振られた領域中に全体
の半導体デバイスの高い割合を収めてなるような、集積
回路チップ上の高水準の機能を与えるだめの装置を教示
する。

Ｄ１発明が解決しようとする問題点 この発明の目的は、高度に集積され、コストがかさみ性
能を低下させるようなチップ間の接続を回避する集積回
路を提供することにある。

この発明の別の目的は異なる機能をもつ比較的高い比率
の結線多重段（ステージ）ブロックを有するシステムを
実行する集積回路チップのための改良されたレイアウト
を提供することにある。

この発明のさらに別の目的は、チップ領域の高度な利用
を可能ならしめる装置において、半導体チップ上の複数
の機能ブロックに関与する少なくとも１つの多重ビット
・データ流経路をもつデータ処理システムを実現するこ
とにある。

この発明のさらに別の目的は、設計工程の間に予め設計
された機能ブロックのファミリーを使用することによっ
て、資源及び工程立案につき効率的な方法で物理的設計
を実行することにある。

Ｅ。問題点を解決するための手段 本発明によれば、多重ビット・データ・ワードがシステ
ムの異なる部分間で転送される場合に、データ処理シス
テムのある部分で通常遭遇することであるが、チップ上
に埋め込まれるべきアプリケ−／ヨンが高い比率の多重
段機能ブロックに関与するときに、”ビット・スタック
（ｂｉｔｓｔａｃｋｉｎｇ　）”と呼ばれる手段により
回路及び金属線の高能率のレイアウトが形成される。

この″ビット・スタック”の概念によれば、すべての多
重段機能ブロックは同一のステージの数を有し、各ステ
ージは多重ビットのうちの１ビツトを処理する。一般的
にはここで考えているアプリケーションにおいては、お
そらく別の機能をもつ別の複数のブロックを介してソー
ス機能ブロックから行先機能ブロックに多重ビット・ワ
ード（例えば３２ビツト）を転送するための設計に、単
数または複数の多重ビット・データ経路が存在する。本
発明は、このタイプのアプリケーションにおいて、異な
る機能をもつブロックの対応するステージが異なる数の
基本的な半導体デバイスを採用し得るとはいえ、機能ブ
ロックの各ステージが同一の物理的幅をもつよう釦設計
されるべきことを教示する。すなわち個々のステージは
基本的に同一の幅Ｗをもち、ブロックの大多数が同一の
ステージ数をもつので、すべてのブロックは同一の幅Ｗ
をもつ。もしブロックが、対応する論理ステージが整合
するようにチップ上に垂直に配列され、且つブロックの
列が、可能な場合は何時でも、データの流れの列を反映
するならば、２つの金属化レベルにおける大域結線及び
あらゆる金属結線はステージの間でデバイスを接続する
ために必要であるが、機能ブロック内でこれらの段を接
続する際に必要な金属結線は著しく簡易化される。これ
によれば、機能ブロックをよシ稠密に集積させることが
可能となる。

Ｆ、実施例 ｆｌ　チップ上の配置 第１Ａ〜１Ｆ図は第１Ｇ図に示すように配列され、これ
を第１図と総称することにする。この第１図は、本発明
を具体化する集積回路チップを図式的にあられす。本発
明の重要な特徴は第１図のチップ１０から見てとれる。

チップ１０は左スタック（ＬＳ）、中央スタック（ＣＳ
）、右スタック（Ｒ３）という３つのカラムまだはスタ
ックをもつ一般的な構成を有し、各スタックは一群の機
能ブロックを備えている。左スタック（ＬＳ）は次のよ
うな機能ブロックを有し、それらはスタックにあられれ
る順にチップ１０の水平方向の上端１１からリストされ
ている。

ｐｓｃ　（プロセッサ標準チャネル）出力タグ選択論理
Ｌ１１ ｐｓｃ出力タグ・レジスタＬ１２ 伝達回路レジスタＬ１５ エラー・チェツキング・モジュールＬ１４ｐｓｃ出力バ
ツファルジスタＬ１５ ｐｓｃ回答レジスタＬ１６ パリテイージユネレータＬ１７ パリティ・チェッカＬ１８ チェック−ビット書ジェネレータＬ１９挿入バッファＬ
２０ チェックΦビット・ジェネレータＬ２１フォーマットー
マルチプレクサＬ２２ シンドローム・レジスタ及びＲＡＳモート診断レジしタ
Ｌ２３ ノンドローム・レジスタ及び取引識別レジスタプログラ
ムされた入出力（ＰＩＯ）マルチプレクサＬ２５ アドレス・タグ・レジスタ、ロック及び取引識別入力レ
ジスタＬ２６ 回答及び連結コンパレータＬ２７ セグメント・マルチプレクサＬ２８ アドレス・タグ１及び連結仮想アドレス・コンパレータ
Ｌ２９ アドレス・タグ２及び連結仮想アドレス・コンパレータ
Ｌ３０ アドレス・タグＰ１０プリマルチプレク？Ｉ、３０ツク
選択／取引識別マルチプレクサＬ３２アドレス・タグＯ
ＲＡＭＬ３３ アドレス・タグＩ　ＲＡＭＬ５４ ０ツクＯ／取引識別ＯＲＡＭＬ３５ ０ツク１／取引識別Ｉ　ＲＡＭＬ３６ また、中央スタック（ＣＳ）の機能ブロックを上端１１
から配列順にリストすると次のようである： ｐｓｃ受取りデータ論理Ｃ６０ ＰＳＣ受取シアドレス論理Ｃ６１ ｐｓｃアドレス・パリティＣ６２ ｐｓｃデータ・パリティＣ６３ ＰＳＣ受取シタグ・レジスタＣ６４ ｐｓｃ受取りデータ２・レジスタＣ６５ＰＳＣ受取シデ
ータ１場レジスタＣ６６ＰＳＣ受取りアドレス２・レジ
スタＣ６７ＰＳＣ受取りアドレストレジスタＣ６８ＲＯ
８指定及びＩ１０基底アドレス・レジスタＰＩＯマルチ
プレクサＣ７Ｏ Ｐｒｏ予備マルチプレクサＣＣ７ １ＲＡ指定レジスタ及び変換制御レジスタＣ７変更実ア
ドレス・レジスタ（ＴＲＡＲ）Ｃ７３記憶例外アドレス
・レジスタ（Ｓ　Ｆ：、ＡＲ）　Ｃ７遅延１例外アドレ
ス・レジスタ（ＤＥＡＲＩ　）遅延２例外アドレス・レ
ジスタ（ＤＥＡＲ２）記憶レジスタＣ７７ アドレスφジェネレータＣ７８ 右制御Ｃ７９ 記憶例外レジスタ（ＳＥＲ）Ｃ８０ 右スタツク（Ｒ８）は次のような機能ブロックを備えて
いる゛ ＰＳＣ制御Ｒ９０ 記憶インターフェース制御論理Ｒ９１ 双対タイマＲ９２ タイマ・レジスタＲ９３ アドレス拡張レジスタ及び論理Ｒ９４ 実ペ一ジ番号（ＲＰＮ）レジスタＲ９５セグメントＲＡ
ＭＲ９＜Ｓ 実ページ番号（ＲＰＮ）ＲＡＭＯＲ９７実ペ一ジ番号（
ＲＰＮ）ＲＡＭＩＲ９８フォーマット作成Ｒ９９ 実ページ番号出力マルチプレクサＲ１００実ページ番号
ＰＩＯマルチプレクサＲ１０１ＬＲＵ　（Ｌｅａｓｔ　
　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ　）論理ＬＲＵレジスタ
Ｒ１０３ 左スタック（ＬＳ）中のブロックＬ１２〜Ｌ６６は、図
示するようにすべて同一の物理的な幅Ｗを持っているが
、ブロックＬ１１は例外でありその幅はｗ７２である。

各ブロックは、同一のステージの数−Ｉ　ｎ”を持って
いるが、例外としてブロックＬ１１のステージ数は（ｎ
／２　）である。各ブロックの各ステージはまた、同一
の幅Ｗをもち、各スタックのブロックの対応するステー
ジはチップ上で物理的に整合されている。各ブロック中
のステージの数は、データ処理システムの予定の機能を
実行するためにチップ上に実現されたデータ流経路の全
体の組み合わせワードの幅に対応している。この実施例
においては、チップ上で実施されるその機能を、仮想メ
モリ・アドレスを実メモリ・アドレスに変換することに
関与する゛アドレス変換″と呼ぶ。第１図のブロックか
らなる論理装置は（第２Ａ〜２Ｉ図の総称である）第２
図と第３Ａ、３Ｂ図にシステム会ブロック図としてあら
れされておシ、特定のデータ流経路に関連して後で説明
する。

この時点で、チップ１０上で実行される機能はこの発明
にとって、異なる処理機能を実行する複数の機能ブロッ
クに関与する複数の異なるデータ流経路を実証する、と
いうことにおいて重要であるにすぎないことを理解する
のは重要である。例えば、左スタックＬＳはレジスタ・
ブロックと、マルチプレクサ・ブロックと、チェック・
ピッド・ジェネレータと、パリティ・ジェネレータと、
パリティ・チェック・ジェネレータなどを含んでいる。

これらのブロックは機能において異なるけれども、それ
らはすべてステージの物理的な幅Ｗと、データ流経路の
全体の複合ワード幅ｎによって決定される同一の物理的
な幅１を持っている。

尚、物理的な幅Ｗはスタックを通じて一定に保たれてい
るけれども、ｎビットの物理的ワードを形成するために
２　（ｎ　／　２　）　ｔたは４（ｎ／４）段の機能ブ
ロックが互いに隣接配置されているとすると、ｎ／２ま
だはｎ／４”論理ビット幅”のワードがこのビット書ス
タック概念により支持されていることを理解されたい。

左スタックのさまざまなスタックはバス４０によって接
続される。バス４０は、図示されているように、小さい
円まだは参照番号４１によって示される１つのブロック
上の出力端子から出発し、Ｘまたは参照番号４２によっ
て示される別のブロックの単数または複数の入力端子に
至る垂直なラインである。各バス４０はｎ本の導電体か
らなり、このｎはデータ流経路中のデータ・ビットの数
である。これらのバスは実際は第７ｈ図に示したチップ
の１つの金属層中に形成されており、７本のバスからな
る４つの個別のグループとして構成されているが、これ
については後で説明する。

中央スタック（ＣＳ　）と右スタック（Ｒ８）は左スタ
ックと同様に配置されている。Ｃ８及びＲＳスタック中
のさまざまな機能ブロックには、その一般的な機能をあ
られす文字がラベル表示されている。

第１図に示されている第２の組のバス５０は垂直バス４
０に対して９０°の角度で配置されておシ、同一のスタ
ックに接続された異なる組の垂直バス４０を結線するこ
とにより異なるスタック中の選択されたブロックの結線
をはかるという働きを行う。この同一のスタックにおけ
る異なる組の接続は、２つのバスが交差する正方形のブ
ロック４３によってあられされている。接続点４１．４
２及び４３はチップ中の２つの金属化層Ｍ１及びＭ２間
または、１つの金属化層と能動半導体デバイスの層上に
形成された端子接点の間における層間の接続をあられす
。

チップ１０にはまた、その周囲に、チップに対する外部
的な入出力接続をはかるための外部接続パッドが設けら
れている。尚、チップ面積の比較的広い部分が多重膜機
能ブロックに割りあてられていることが見てとれよう。

ｆ　２．　　回路機能 第２Ａ〜２１図（以下第２図と総称する）及び第３Ａ、
３Ｂ図（以下第３図と総称する）に図示されているアド
レス変換システムめ全体的な機能は、比較的大きい記憶
サブシステム中の仮想アドレスをあられす１つの２進数
を、その記憶サブシステム中の実物理アドレスをあられ
す別の２進数に変換することに関与している。このチッ
プは基本的には、一方のプロセッサ記憶チャネルを他方
の主記憶に接続するとともに、次の３つの機能を実行す
る記憶制御装置である： （ａ）　　プロセッサ標準チャネル（ｐｓｃ）インター
フェース。この論理回路は、ＰＳＣからチップ１０上の
アドレス変換論理及び記憶制御論理に至る固有の通信プ
ロトコルを実行する。ｐｓｃとの間のすべての通信はこ
の論理回路によって処理される。この論理回路は第１図
に完全に示されているけれども、以下忙述べる２つの機
能のように、添付されたシステム・ブロック図によって
サポートされてはいない。

（ｂ）　　第２の主な機能は第２図に示すアドレス変換
機能である。この論理回路は、ｐｓｃから受は取った３
２ビツトの仮想または１有効”アドレスから、記憶装置
をアクセスするために使用される実または物理的アドレ
スへの変換を行う。そして入力された有効アドレスの下
位１２ピント（ビット２０〜３１）は°゛実ページ”内
のバイト・アドレスとして使用され（その１２ビツト・
アドレスはアドレス変換機構によって決定される）、変
換処理によって変更されることなく、記憶アドレス・レ
ジスタＣ７７から記憶装置に直接出力される。

入力された有効アドレスの上位４ビツト（ビット０〜５
）は、内容が間欠的にオペレーティングシステムによっ
て更新される１６１８ビツト・レジスタのうちの１つを
選択すべく′”セグメント・テーブル”　（１６ｘｔ８
ＲＡＭＲ９６）中に索引をつけるために使用される。参
照されたセグメント・レジスタの１８ビツトのうち１２
ビツトは、２４ビツトの仮想アドレスを形成するために
入力有効アドレスの１２ビツト（ビット４〜１５）と結
合されるセグメント識別子を含んでいる。入力有効アド
レスのビット１６〜１９は、２つのテーブル磨ルックー
アサイド拳バッファ（ＴａｂｌｅＬｏｏｋ−ａｓｉｄｅ
　　Ｂｕｆｆｅｒ　：　ＴＬＢ　）　　に並列にアドレ
スするために使用される。（ＴＬＢの内容は、オペレー
ティング・システムによって主記憶中に保持されている
”ページ・テーブル”領域から制御装置によって間欠的
に更新される。各ＴＬＢのアドレス・タグ・フィールド
（２４ビツト）は上述のようにして形成された２４ビツ
ト仮想アドレスに比較される。そうして、もしその２つ
の値が等しければ、対応するＴＬＢの実ページ番号フィ
ールドが実アドレス（実ページ）の残りの１２ビツトを
持ち、その後実ページ・アドレスとして記憶装置に出力
される。この１２ビツトは、前に出力された１２ビツト
と結合されて、主記憶にアクセスするために使用される
全体の実アドレスを形成する。

（ｃ）記憶制御の第３乃至最後の機能は、制御装置から
外部記憶にアドレス、データ及び記憶制御信号を与える
ことにある。この機能によってエラー検出／訂正（ＦＣ
Ｃ）論理及び動的メモリ・リフレッシュ制御が得られる
。この機能は第３図に図示されている。

マイクロプロセッサから変換されるべきアドレスを受は
取るだめのチップ１０上の主要な入力は入力レジスタＣ
６８の端子Ｔ１５で行われる。レジスタ０６８は第２ｂ
図の上方にあられれ、第１図の中央スタックに存在して
いる。レジスタ０６８は３２ビツト・レジスタである（
さらに４つのビットがパリティのために使用される）。

レジスタＣ６Ｂに記憶されだ３２データ・ビットの上位
４ビツトは、マルチプレクサＬ２８の４ビツト出力であ
るバス２００によって、セグメントＲＡＭＲ９６のアド
レス回路に加えられる。ＲＡＭ　Ｒ９６の１２ビツト出
力バス２０１はバス２０４を形成するだめにレジスタＣ
６Ｂ中に記憶されたもとのアドレスの１２〜１３ビツト
と結合される。（バス２０２上のレジスタ０６８の３２
ビツト出力は分割され、結合された仮想アドレスのうち
の１２ビツトがバス２０３上にマルチプレクサ（ＭＵＸ
）Ｌ２８を介して供給される。その結果は、２４ビツト
ヲ有シ、バス２０４上でコンパレータＬ２９及びＬ３０
に供給される。それはアドレス・タグＲＡＭ　Ｌｉ２、
Ｌ３４を求めるための検索引数であす、各々のアドレス
・タグＲＡＭは、コンパレータＬ２９及びり、３０それ
ぞれのもう一方の入力に対してバス２０５及び２０６上
に２４ビツト比較ワードを供給する。

もし一致が見出されたならば、マルチプレクサＲ１００
を介して対応する実ページ番号ＲＡＭ　Ｒ９７またはＲ
ＡＭＲ９８から変換されたアドレス高位ビットが得られ
、それはバス２１０を介して、オフ−チップ駆動回路（
ＯＣＤ）とマルチプレクサを結合配置したチップ周辺回
路（ＣＰｌ）に出力される。実アドレスの下位１２ビツ
トは記憶レジスタＣ７７からバス２１１を介してこの周
辺マルチプレクサに伝達されるが、それらは端子Ｔ１５
から記憶レジスタＣ７７ヘパス２００上で直接供給され
たので変換されていない。

尚、変換機能についての上述の説明は単に第１図に示し
たブロックの第２及び３図に示したブロックとの関連を
理解するための背景を示し、これらのブロックが論理的
且つ物理的にどのように相関づけられるかを実例として
挙げるためのものであるにすぎないことを理解されたい
。上述の説明に関連するバスは第１．２及び３図では対
応する参照記号で以て識別゛される。

チップ１０及びさまざまな機能ブロックの論理構成中で
実現されるさまざまなデータ流経路は、第２及び３図と
、ソース・ブロックから複数の別の機能ブロックを介し
て行先ブロックにｎビット・ワードを転送することに関
与する次の典型的な動作の説明からよシ一層理解されよ
う。尚、”データ流経路”という用語は、各々が少くと
も一時的にワードを記憶する能力をもつ一対のブロック
間でビット毎に並列にワードが転送されるときに、ｎビ
ット・データ拳ワードがたどる経路のことであることを
理解されたい。一方、データ経路のセグメン′トは、デ
ータ・ワードが例えばマルチプレクサなどに記憶されて
いない場合にセグメントの始点または終点での少くとも
１つのブロックに関与するデータ流経路の一部に関わる
。

既に述べたように、第１図の装置の全体的な機能はアド
レス変換である。第２図及び第３図中のデータ流経路を
第１図の対応する経路に対応づけるため、プログラムさ
れた入出力（ｐｒｏ）読み取り機能をここで説明しよう
。この動作に関連するデータ流経路とセグメントは第１
図、第２図及び第３図で順追って見てゆくことにする。

ｆ２１．Ｐｒｏ機能 ＰＩＯ機能は、アドレス変換機能中の汎用システム中で
何か不都合が生じたときに起動する。これが生じると、
システムのマイクロプロセッサによって監視プログラム
が呼び出され、このプログラムは、何に不都合が生じた
かを判断すべく制御を行う。このプログラムによって行
われる最初のステップは、記憶例外レジスタ（ＳＥＲ）
の内容を、マルチプレクサＲ１０１、Ｌ３１、Ｌ２５、
レジスタＬ１５、機能ブロックＬ１４及びレジスタＬ１
６を介して伝達することによシ、端子Ｔ１６におけるＰ
ＩＯデータとしてチップ外に転送することである。上述
のＳＥＲレジスタＣ８０からＰＩＯマルチプレクサに至
るデータ流経路は、バス２１５と、バス２１６を経てＲ
１０１からＬ３１へ至る経路と、バス２１７を経てＬ３
１からＬ２５へ至る経路と、バス２１８を経てＬ２５か
らレジスタＬ１５へ至る経路と、バス２１９を経てＬｉ
２からＬｉ２へ至る経路と、バス２２０を経てＬｉ２か
らレジスタＬ１＋５へ至る経路と、バス２２１を経てレ
ジスタＬ１４から端子Ｔ１３に至る経路とにより示され
る。尚、ＰＩＯの機能は性能的には重要ではない。ここ
で出力ワードの内容がマイクロ・プロセッサにより解析
され、この解析によりページ・フォールトが発生、すな
わちデータがメモリでなく末だディスク上にあることが
判明したと仮定すると、プロセッサは別のＰＩＯコマン
ドを発行する。このコマンドは、どこのアドレスでエラ
ーが発生したのかを見出すため記憶例外アドレス・レジ
スタ（ＳＥＡＲ）Ｃ７４（第２Ｂ図）の内容を読み取る
。次にこのシステムは、ディスク・メモリから主記憶へ
正しいページをロードすることにより訂正動作を行い、
プロセッサをもとのプログラムに戻す。

５ＥＡＲレジスタＣ７４からマルチプレクサＣ７０を介
してマルチプレクサＣ７１と、レジスタＬ１６と、端子
Ｔ１３に至るデータ流経路は本発明がきわめて効率的な
方法で動作を行う典型的な多重セグメント・データ流経
路である。この経路のセグメントは第２図と第１図で強
調されており、各セグメントはその両方の図において同
一の参照符号で識別されている。セグメント２２２はレ
ジスタＣ７４とマルチプレクサＣ７０の間に延長されて
いる。セグメント２２６はマルチプレクサＣ７０からマ
ルチプレクサＣ７１に延長されている。

セグメント２２４はマルチプレクサＣ７１の出力をＬ１
６０入力に接続する。レジスタＬ、１６の出力から端子
１６に延長されたセグメントは°′２２１”とラベル付
けされている。第２図の端子Ｔ１４は第３図の端子Ｔ１
４に接続され、一方第６図の端子１４はバッファ・レジ
スタＬ１５の入力と、回答レジスタＬ１６の入力とに接
続されている。

バッファ・レジスタＬ１５の出力は、バス２１９を介し
てエラー・チェック・ブロックＬ１４に接続されている
。バス２２０はＬｉ２の出力を、回答レジスタの別の入
力に接続する。回答レジスタＬ１６の出力は、バス２２
１を経て端子Ｔ１３でオフチップ駆動／マルチプレクサ
回路（ＯＣＤ）に接続されている。このバス２２１の経
路は、レジスタＬ１６が、末だシステム・マイクロプロ
セツサに出力されていない。Ｐ■０データを既に有して
いる場合に選択される。この上述した多重セグメント・
データ経路は第１．２及び６図に示されたシステム中で
実現される多くの典型的なデータ経路のうちの１つであ
り、それらは本発明によって容易に実行される。

ｆ　３．　　機能ブロックのステージ ここで、多重セグメント・データ経路及びその結線に関
与するレジスタ型の機能ブロックの典型的なステージに
ついて説明しよう。第１図の各レジスタ・ブロックは、
例えば、３２のステージを持ち、各ステージは第４図に
図式的に示され第５図に論理的に示されたタイプの１つ
のラッチ回路を備えている。図示されているように、マ
スター・スレーブ対からなるスレーブ・ラッチは、ＦＥ
Ｔタイプのトランジスタである９個の個別の半導体デバ
イス３０１〜３０９を備えている。各々がその一側端を
電圧端子３１０に接続されてなるデバイス３０へ及び６
０６は、ゲート電標と本体の間のパ／”によって示され
るように、デプリーション負荷デバイスである。”Ｑバ
ッファｎＩＩ出力端子には単一の出力端子３１１が設け
られている。

デバイス３０３及び３０４間の端子３１３は°゛＋Ｑ　
ｎＩ＋内部信号を発生し、端子３１４は’Ｑ　　ｎｏｔ
ｎ”内部信号を発生する。端子３１５は回路３２１を介
してラッチに内部端子を与える。入力端子３１２にはゲ
ート・デバイス３２１〜６２６を介して少くとも３つの
マルチプレクスされた入力信号が供給される。ゲート・
デバイス３２１はシフト・データをＬＳＳＤテスト動作
の間にランチに入力するために設けられている。ゲート
３２２によって供給された信号は、このステージの出力
端子３１１から来たものである。端子３１２の第３の入
力はデーターイン−ラインのうちの１つである。ゲート
・デバイス６２１〜５２６とデバイス６０９０入カゲー
ト・キャパシタンスはマスターラッチを備えておシ、そ
のラッチにおいて端子５１２のキャパシタンスが記憶素
子の役割を果たす。

このとき、一度にデータ・イン−ラインが１つだけ選択
される。このデータ入力ラインの数は特定のレジスタに
依存し、各ステージに接続されたＦＥＴデバイスの数に
よって決定される。これらのデバイスは、第６図のステ
ージの重層された図面に示されており、この第６図に基
づき後でより詳しい説明を行う。

第４図に図式的に示されているＦＥＴデバイスは、ＡＮ
Ｄ、ＯＲ及び反転回路を用いて論理的に等価なかたちで
図示されている。第４図に示されているデバイス３０１
及び６０２は、ラッチの基本動作に影響を与えないよう
にラッチの出力回路を分離する働きを行う。尚、第５図
の回路には、第４図の回路との関連を明確化するために
、第４図と同一の参照符号を用いて識別されている。

尚、第４及び５図に示したラッチ回路はレジスタの１つ
のステージとして採用し得るラッチ回路の単なる１つの
例であることを理解されたい。もちろん、この発明では
述べられて配慮に依存して、従来知られている別のラッ
チ回路を使用してもよい。

第６図及び第７Ａ〜７Ｈ図に示されているチップの層状
構造を説明する前に、個々のバスの配列を調べておくた
めに第１図を再び参照する必要がある。第１図に図式的
に示されているように、バスは１から４までの４つのグ
ループに分割されている。各グループは７本までのバス
を有することかで゛き、それらは機能ブロック間の大域
的結線に使用できるが、それに使用する必要は、ない。

各バスは、ステージ毎に１本の導電線をもち、これによ
シ、好適な実施例に関連して以前に行った仮定のもとで
は、各バスは３２本の個別の導電体を有する。バス中の
３２本の各々の導電体は、同−位置中の対応するステー
ジに関連して物理的に位置決め配置され、それと同様に
ステージの回路に論理的且つ電気的に関連づけられてい
る。それゆえ各グループ中のバスは、各ステージに対応
する各々の導電体の位置によって識別される。第１図に
示しだバスは大域結線、すなわち機能ブロックの結線の
だめに採用されたバスである。尚、金属１層はステージ
間の接続を行うために採用される別の導電体を含んでい
てもよい。この、ステージ間接続のだめの４電体は第６
図及び（第７Ａ〜ＺＨ図の総称としての）第７図に関連
してより詳細に説明される。第１図においては、バスの
グループ２はスタックＬＳの右端にあり、グループ３は
スタックＣ８の左端にある。バス・グループ４は、スタ
ックＲ８の左端に図示され、バス・グループ１は、ブロ
ックＬ１１及びＬ１２に入力を与えるために、スタック
ＬＳの左側に図示された２本だけのバスを有している。

バスの数（この実施例では７）の正しい割り振りは、予
め設計された機能ユニットのファミリーのメンバーを使
用する能力にとって１つのキー・ポイントである。例え
ば、すべてのレジスタや、マルチプレクサや、ＲＡＭや
、パリティ・チェッカ及びジェネレータや、エラーやチ
ェック機能ユニット及びこの特定実施例の受信アドレス
論理回路は別のチップ用に予め設計されたものである。

この発明によって教示されるバス割シ付り基準は次のと
おりであろ°必要なバスの本数は、単一のスタック中に
重ねられる機能ブロックの最大個数Ｘと、パ平均的な″
機能ブロック内で任意の１個のビット処理ユニットに必
要なサービス端子の平均個数ｙの関数である。これらの
機能ブロックがランダムに配列されたと仮定すると、バ
ス割り振りとランダム論理のチャネル割り撮りの間で類
推を行うことができる。例えば、標準的な結線理論によ
れば、７対８チヤネルはブロック毎に平均６対４のサー
ビス端子をもつ２５個のスタックされたブロックを結線
するのに十分であり、これに２つのチャネルを加える毎
にスタック内に２倍の個数のブロックを支持できること
が予測される。

ｆ４　チップ上の多層構造 第６図は、第１図に示されたチップの各層が互いに重ね
合わされてなるさまざまな構造の概要図を示している。

第６図は、第４及び５図に関連して説明した極性保持ラ
ッチを採用するレジスタの２つのステージを表示してい
る。隣接するステージは共通の垂直端に沿って互いに鏡
映像をなす。

このステージの幅”ｗ”は選択された大域的及び非大域
的な導電体の数と、さまざまなバス用の結線ピッチを反
映する。各ビットに接続された７本の大域的導電体のう
ち５本の導電体の相対的な位置は、第７Ｈ図で導電体４
０１〜４０５として参照されている。第７図には、各ビ
ットに接続された他の２本の大域的導電体は図示されて
いない。

というのは、それらはそのビットを直接経由するのでは
なく、各４ビツトのグループの周辺を横断しているから
である。そのセルの高さは、回路（すなわちこの場合ラ
ッチ）に使用されているデバイスのレイアウト及びこの
特定のラッチのマルチプレクサされた入力の数により反
映されている。

第６図はＰＥＴデバイス３０１〜３０９及びＦＥＴゲー
ト３２１．３２２．６２５及び３２６のレイアウトを示
している。これらのデバイス及びゲートは第７Ｅ図にも
示され、この第７Ｅ図はデバイス及びゲートを含むポリ
層の図をあられしている。第６図と、第７Ａ〜７Ｈ図に
示された個々の層は、各層におけるさまざまな素子の互
いの一般的な関係を示すのみならず、金属層間、及び各
々の金属層とデバイスを含む層の間でさまざまな結線が
どのように形成されているかを理解することを助けるも
のである。例えば、第７Ｈ図で゛′Ｑバッファｎ“とラ
ベル付けされた垂直導電体３５０が、チップの孔を介す
るメッキに対応して第７Ａ図に示されている小さい長方
形Ｒ１，Ｒ２及びＲ６によってあられされる６つの小さ
い領域に接続されている。すなわち長方形Ｒ１は導電体
３５０をデバイス３０１及び３０２に接続し、長方形Ｒ
２は導電体６５０を次のステージのデバイス３２１に接
続し、長方形Ｒ３は導電体５５０をゲート３２２に接続
する。導電体３５０はバス５に由来し、そのステージの
ほぼ中央に配置されている。

左ステージのかなシ右側に配置された導電体６１２は第
４図においてゲート３２１〜３２乙の出力を端子６１２
と、デバイス５０９のゲート電極に接続する導電体に対
応する。第６図におけるこの導電体３１２の出力は、金
属１層のみを図示する第７図を援用することにより一層
容易にたどることができる。

Ｇ１発明の効果 以上のように、この発明によれば、機能ブロックの対応
するステージを垂直方向に整合してスタックするととも
に、そのすべてが各ステージとは相対的に予定の位置に
あるような同一の数の大域導電体に各ステージをアクセ
スさせたことにより、データ流経路における機能ブロッ
クの結線の問題が相当に低減され、結線を複雑化させる
ことなくチップの面積の使用の機会を増大させる、とい
う効果が得られる。

【図面の簡単な説明】

第１Ａ〜１Ｆ図は、本発明の実施例に係る集積回路チッ
プの平面図、 第１Ｇ図は、第１Ａ〜１Ｆ図の配列を示す図、第２Ａ〜
２１図は、第１Ａ〜１Ｆ図に示したチップ上で実行され
るアドレス変換装置のブロック図、 第２５図は、第２Ａ〜２工図の配列を示す図、第３Ａ及
び３Ｂ図は、第１Ａ〜１Ｆ図に示したチップ上で実行さ
れる記憶インターフェース機能のブロック図、 第４図は、第１Ａ〜１Ｆ図に示した１つのステージで１
ビツトを記憶するために使用されるラッチ回路の回路図
、 第５図は、第４図に論理的に等価なブロック図。 第６図は、第１Ａ〜１Ｆ図に示したチップの各層の重層
レイアウトを示す図、 第７Ａ〜７Ｈ図は、第６図で重層されている各層毎の構
造を示す図である。 出願人　　インク＋叶し・ビジネス・マシーンズ・コー
ポレーンヨン＠積回路テ、２プ 第１Ｂ図 第２Ａ図 アドルス弯蕨回路 優１外　　　アレイ 堡すネ町フ 記憶インターフェース ｊＩａＡ図 第３Ｂ図 記Ｊ庶インクーフェース ”””　”””ＤＩＡＧ　ｔ、ｙＸＦ、Ｗ／Ｌｌ ｊと１ データーラ・ン刊請雇専イ西回路 第５図 第６図 ０口 口　　　　　　。　　　　　　　　　　　　　。 ロ　　　　　　　　　　　ロ 口 ロロ ロ ロ　　　　　　　　　　　　　　　　　　　　　　　　
　　ロＯ口　　　　　　　口 ０ジロ 口　　　　　　　　　　　　。　　。 Ｒフ ロ　　　　　　。、２ノ　　　　　　　　　　　。 Ｍ２金Ｊｉ２ ｉ１７Ｂ図 ロ　　　　　　　　　　　　　　ロ ロ　　　　　　　　　　　　　　　　　　　　　　　　
ロロ ロ　　　　　　　　　　　　ロ　　　　　　　　　　　
　　０ロ ロ ロ ＮＶ金夙１−ｔＩＸら全系２への貫１孔第７Ｃ図 ０口 ０口 ＢＣ埋仄み椿、敞 （ｉｔ’１月１１ら拡散領域への排、番、）第７Ｄ図 ρ１　　セリ　１ 第７Ｅ図 キイ）ザレタンス ＯＬ　　ディブリーレ１し負術 第７Ｆ図 烏孔−！礼Ｔ；酸兆填 第７６図

Claims (1)

1. 【特許請求の範囲】 　データを処理するための集積回路チップにおいて、 （ａ）上記チップ上にはｎ（ｎは正の整数）ステージの
   機能ブロックから、ｎステージの別の機能ブロツクへ至
   るｎビット位置をもつデータ・ワードを、少なくとも１
   つのｎステージのさらに別の機能ブロックに転送するた
   めのｎビット幅のデータ流経路が形成され、 （ｂ）上記ブロックの各ステージは物理的に同一の幅ｗ
   をもち、上記各ブロック中の論理的に隣接するステージ
   は物理的にも隣接して上記各ブロックが同一の物理的幅
   Ｗ＝ｎｗをもつように各チップの水平な側端部に平行な
   方向に延長され、 （ｃ）上記各ステージは上記チップ上で予定のパターン
   に従つて結合され予定のビット処理機能を実行するよう
   に接続された複数の半導体デバイスを備え、少なくとも
   １つの入力端子と、少なくとも１つの出力端子と、少な
   くとも１つの別のタイプの端子とをもつ１ビット処理回
   路をもち、 （ｄ）上記ブロックは上記チップ上で垂直方向にスタッ
   クされたアレイとして配列され、上記アレイ中の対応す
   るステージは上記チップの垂直な側端部に平行な方向に
   沿つて整合し、 （ｅ）上記チップは、 （ｅ−１）各ステージに対応して少なくともＴ本（Ｔは
   上記アレイの任意のブロックの任意の１つのステージに
   おける上記端子の最大の数と等しいかそれよりも大きい
   ）の導電体を与える密度で、上記垂直な側端部に平行に
   配置された複数の導電体をもつ少なくとも１つの第１の
   導電層と、（ｅ−２）上記水平な側端部に平行な方向に
   配置された複数の導電体をもつ少なくとも１つの第２の
   導電層と、 （ｅ−３）上記ｎビット幅のデータ流経路を実現すべく
   、上記ステージと整合するように物理的に配置された上
   記少なくとも１つの第１の導電層において上記各整合さ
   れたステージの上記入力及び出力端子を上記導電体に接
   続するための第１の手段と、 （ｅ−４）上記データ流経路の動作を制御するための制
   御信号を与えるべく、上記少なくとも１つのブロックの
   上記ステージと整合する上記少なくとも１つの第２の導
   電層において少なくとも１つの上記ブロックの上記ステ
   ージの入力及び出力端子以外の選択された端子を選択さ
   れた上記導電体に接続するための第２の手段、とをさら
   に具備してなる集積回路チップ。