JPS6112281B2 - - Google Patents
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- JPS6112281B2 JPS6112281B2 JP8047179A JP8047179A JPS6112281B2 JP S6112281 B2 JPS6112281 B2 JP S6112281B2 JP 8047179 A JP8047179 A JP 8047179A JP 8047179 A JP8047179 A JP 8047179A JP S6112281 B2 JPS6112281 B2 JP S6112281B2
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- Japan
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- channel
- data
- counter
- cpu
- data storage
- Prior art date
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- 238000000034 method Methods 0.000 claims description 69
- 238000013500 data storage Methods 0.000 claims description 16
- 230000006870 function Effects 0.000 claims description 7
- 238000004364 calculation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Control By Computers (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
本発明はシーケンスコントローラに関し、さら
に詳述すると、AND、OR、ジヤンプ、タイマー
等のオペレーシヨンデータと、入力信号状態、計
数値、時間等の歩進条件を指定するデータと、複
数個の出力端子ごとにオンかオフかを指定する出
力指定データを工程ステツプごとに貯蔵するプロ
グラムメモリを内蔵し、歩進条件が成立したとき
にプログラムが次のステツプへ進む方式の、いわ
ゆる工程歩進型ストアード・プログラム方式のシ
ーケンスコントローラに関する。
に詳述すると、AND、OR、ジヤンプ、タイマー
等のオペレーシヨンデータと、入力信号状態、計
数値、時間等の歩進条件を指定するデータと、複
数個の出力端子ごとにオンかオフかを指定する出
力指定データを工程ステツプごとに貯蔵するプロ
グラムメモリを内蔵し、歩進条件が成立したとき
にプログラムが次のステツプへ進む方式の、いわ
ゆる工程歩進型ストアード・プログラム方式のシ
ーケンスコントローラに関する。
従来のシーケンスコントローラは、ピンボート
によりプログラムを設定するものであつたから、
大型のプログラム装置を用いてもプログラムステ
ツプ数をそれ程多くとることができず、またデー
タ設定のために多数のデジタルスイツチを並設し
なければならないなどの欠点があつた。
によりプログラムを設定するものであつたから、
大型のプログラム装置を用いてもプログラムステ
ツプ数をそれ程多くとることができず、またデー
タ設定のために多数のデジタルスイツチを並設し
なければならないなどの欠点があつた。
これに対し本発明者は、マイクロプロセツサと
メモリを用い、キーボードからメモリにプログラ
ム設定を行うことができ、しかも、データ格納用
メモリの全ステツプを常時高速に走査する方式の
工程歩進型シーケンスコントローラを既に提案し
ている。
メモリを用い、キーボードからメモリにプログラ
ム設定を行うことができ、しかも、データ格納用
メモリの全ステツプを常時高速に走査する方式の
工程歩進型シーケンスコントローラを既に提案し
ている。
本発明の目的は、上記のマイクロプロセツサと
メモリを用いた工程歩進型シーケンスコントロー
ラを更に改良することにあり、複数の工程を並行
して同時処理することができるシーケンスコント
ローラを提供することにある。
メモリを用いた工程歩進型シーケンスコントロー
ラを更に改良することにあり、複数の工程を並行
して同時処理することができるシーケンスコント
ローラを提供することにある。
以下、本発明の実施例を図面に基いて説明す
る。
る。
第１図は本発明実施例の前面パネルの構成を示
す。左上段には入力信号状態をランプ表示する入
力表示器１が設けられ、右上段には出力信号状態
をランプ表示する出力表示器２が設けられてい
る。中段には例示として３個の工程カウンタのス
テツプ信号をそれぞれ表示するための、ステツプ
表示器３Ａ，３Ｂ，３Ｃが設けられ、その右隣
に、AND、OR、２−AND2−OR、TIM（時
間）、JMP（ジヤンプ）RPT（繰返し）、NOP
（オペレーシヨンなし）などのオペレーシヨンの
種類をランプ表示するオペレーシヨン表示器４が
設けられ、さらにその右隣に、歩進条件を指定す
るデータを表示するためそれぞれ２桁の数字表示
器から成る３個のデータ表示器５，６，７が並設
されている。
す。左上段には入力信号状態をランプ表示する入
力表示器１が設けられ、右上段には出力信号状態
をランプ表示する出力表示器２が設けられてい
る。中段には例示として３個の工程カウンタのス
テツプ信号をそれぞれ表示するための、ステツプ
表示器３Ａ，３Ｂ，３Ｃが設けられ、その右隣
に、AND、OR、２−AND2−OR、TIM（時
間）、JMP（ジヤンプ）RPT（繰返し）、NOP
（オペレーシヨンなし）などのオペレーシヨンの
種類をランプ表示するオペレーシヨン表示器４が
設けられ、さらにその右隣に、歩進条件を指定す
るデータを表示するためそれぞれ２桁の数字表示
器から成る３個のデータ表示器５，６，７が並設
されている。
下段中央部には、オペレーシヨンの種類を入力
するためのフアンクシヨンキー群８と、数値デー
タを入力するための数値入力キー群９が設けら
れ、下段右部には、モード選択スイツチ１０、電
源スイツチ１１などが配設されている。モード選
択スイツチ１０はキーボードからプログラムの設
定を行うプログラムモード「Ｐ」、プログラムの
モニターを行うモニターモード「Ｍ」及び設定さ
れたプログラムに従い演算を実行する演算モード
「Ｌ」を任意に選択することができる。また、複
数の工程カウンタに対応するステツプ番号表示器
３Ａ，３Ｂ，３Ｃ及びデータ表示器５，６，７
は、プロセスチヤネルデスプレイモード切換えに
よりそれぞれに対応した内容が表示される。
するためのフアンクシヨンキー群８と、数値デー
タを入力するための数値入力キー群９が設けら
れ、下段右部には、モード選択スイツチ１０、電
源スイツチ１１などが配設されている。モード選
択スイツチ１０はキーボードからプログラムの設
定を行うプログラムモード「Ｐ」、プログラムの
モニターを行うモニターモード「Ｍ」及び設定さ
れたプログラムに従い演算を実行する演算モード
「Ｌ」を任意に選択することができる。また、複
数の工程カウンタに対応するステツプ番号表示器
３Ａ，３Ｂ，３Ｃ及びデータ表示器５，６，７
は、プロセスチヤネルデスプレイモード切換えに
よりそれぞれに対応した内容が表示される。
オペレーシヨンの種類を示すフアンクシヨンキ
ー群８の内容として、割込命令を示すキー
「INT」、プログラムの終了を示すキー「END」、
オペレーシヨンのないことを示すキー「NOP」、
否定論理を示すキー「NOT」、プログラムの繰返
しを示すキー「RPT」、プログラムステツプのジ
ヤンプを示すキー「JMP」、入力パルスの計数を
示すキー「CNT」、タイマーを示すキー
「TIM」、AND論理を示すキー「AND」、２−
AND論理を示すキー「2AND」OR論理を示すキ
ー「OR」、２−OR論理を示すキー「2OR」、プロ
セスセツトを指示するキー「Ｐ−SET」、出力せ
よを指示するキー「OUT」、書込みを指示するキ
ー「Ｗ」がある。さらに、フアンクシヨンキーの
アツプキー「↑」及びダウンキー「↓」は、プロ
グラムモードにおいて中央処理ユニツトCPUの
制御により工程カウンタ２５Ａ，２５Ｂ，２５Ｃ
の任意工程ステツプを「＋１」又は「−１」し、
また、カセツト型磁気テープのテープデツキが外
部接続された場合には、その書込み又は読出しを
制御する機能を有している。
ー群８の内容として、割込命令を示すキー
「INT」、プログラムの終了を示すキー「END」、
オペレーシヨンのないことを示すキー「NOP」、
否定論理を示すキー「NOT」、プログラムの繰返
しを示すキー「RPT」、プログラムステツプのジ
ヤンプを示すキー「JMP」、入力パルスの計数を
示すキー「CNT」、タイマーを示すキー
「TIM」、AND論理を示すキー「AND」、２−
AND論理を示すキー「2AND」OR論理を示すキ
ー「OR」、２−OR論理を示すキー「2OR」、プロ
セスセツトを指示するキー「Ｐ−SET」、出力せ
よを指示するキー「OUT」、書込みを指示するキ
ー「Ｗ」がある。さらに、フアンクシヨンキーの
アツプキー「↑」及びダウンキー「↓」は、プロ
グラムモードにおいて中央処理ユニツトCPUの
制御により工程カウンタ２５Ａ，２５Ｂ，２５Ｃ
の任意工程ステツプを「＋１」又は「−１」し、
また、カセツト型磁気テープのテープデツキが外
部接続された場合には、その書込み又は読出しを
制御する機能を有している。
前面パネルの左下部にはプロセスチヤネルデス
プレイモード選択スイツチ１２が設けられてお
り、チヤネル１、２又は３を選択することができ
る。入力表示器１、出力表示器２、オペレーシヨ
ン表示器４、及びデータ表示器５，６，７はこの
デスプレイモード選択スイツチ１２により選択さ
れたチヤネルの内容を表示するよう構成されてい
る。
プレイモード選択スイツチ１２が設けられてお
り、チヤネル１、２又は３を選択することができ
る。入力表示器１、出力表示器２、オペレーシヨ
ン表示器４、及びデータ表示器５，６，７はこの
デスプレイモード選択スイツチ１２により選択さ
れたチヤネルの内容を表示するよう構成されてい
る。
第２図に本発明実施例の回路ブロツク構成図を
示す。フアンクシヨンキー８、数値入力キー９の
入力信号は中央処理ユニツトCPUに導入され、
主としてプログラムモードにおいてプログラムの
作成のために使用される。モード選択スイツチ１
０の信号もCPUに導入され、その選択モードに
応じて各回路部の作用を切換えている。CPU内
にはクロツク信号発生器及び分周器を内蔵してい
て、これを時間制御の時計として機能させること
ができ、オペレーシヨンとしてタイマー
「TIM」が指定されたときに用いられる。入力信
号I1〜I32に導入される入力信号のうち、CPUの指
定するものがデータセレクタ２１により選択され
て入力信号I0となり、ゲート回路を経て計数カウ
ンタ２３Ａ，２３Ｂ，２３Ｃ又は工程カウンタ２
５Ａ，２５Ｂ，２５Ｃに入力される。工程カウン
タ２５Ａ，２５Ｂ，２５Ｃは工程の歩進を制御す
るアツプダウンカウンタであつて、ANDゲート
２６Ａ，２６Ｂ，２６ＣがCPUの条件付歩進信
号Ｃ1A，Ｃ1B，Ｃ1Cと、選択された入力信号I0の
一致を検出したとき、或いは、CPUの無条件歩
進信号Ｃ2A，Ｃ2B，Ｃ2Cが出力されたときに「＋
１」するほか、CPUの退進信号により「−１」
することもできる。計数カウンタ２３Ａ，２３
Ｂ，２３ＣはANDゲート２２Ａ，２２Ｂ，２２
ＣによりCPUの計数指令Ｃ3A，Ｃ3B，Ｃ3Cが出力
されていることを条件として入力信号I0のパルス
信号数を計数し、その内容はCPU内のレジスタ
に転送される。
示す。フアンクシヨンキー８、数値入力キー９の
入力信号は中央処理ユニツトCPUに導入され、
主としてプログラムモードにおいてプログラムの
作成のために使用される。モード選択スイツチ１
０の信号もCPUに導入され、その選択モードに
応じて各回路部の作用を切換えている。CPU内
にはクロツク信号発生器及び分周器を内蔵してい
て、これを時間制御の時計として機能させること
ができ、オペレーシヨンとしてタイマー
「TIM」が指定されたときに用いられる。入力信
号I1〜I32に導入される入力信号のうち、CPUの指
定するものがデータセレクタ２１により選択され
て入力信号I0となり、ゲート回路を経て計数カウ
ンタ２３Ａ，２３Ｂ，２３Ｃ又は工程カウンタ２
５Ａ，２５Ｂ，２５Ｃに入力される。工程カウン
タ２５Ａ，２５Ｂ，２５Ｃは工程の歩進を制御す
るアツプダウンカウンタであつて、ANDゲート
２６Ａ，２６Ｂ，２６ＣがCPUの条件付歩進信
号Ｃ1A，Ｃ1B，Ｃ1Cと、選択された入力信号I0の
一致を検出したとき、或いは、CPUの無条件歩
進信号Ｃ2A，Ｃ2B，Ｃ2Cが出力されたときに「＋
１」するほか、CPUの退進信号により「−１」
することもできる。計数カウンタ２３Ａ，２３
Ｂ，２３ＣはANDゲート２２Ａ，２２Ｂ，２２
ＣによりCPUの計数指令Ｃ3A，Ｃ3B，Ｃ3Cが出力
されていることを条件として入力信号I0のパルス
信号数を計数し、その内容はCPU内のレジスタ
に転送される。
メモリ２６は、CPUの処理手順を記憶するた
めのCPU処理用プログラムメモリ２７と、複数
個の工程カウンタのステツプごとにあらかじめ定
められたデータを格納するためのデータ格納用メ
モリ２８とを有し、データ格納用メモリ２８に
は、チヤネル１に係るステツプ１からステツプｎ
までのデータを格納するデータエリア２８Ａ、チ
ヤネル２に係るステツプ１からステツプｎまでの
データを格納するデータエリア２８Ｂ、及びチヤ
ネル３に係るステツプ１からステツプｎまでのデ
ータを格納するデータエリア２８Ｃが設けられて
あり、各ステツプエリアには、オペレーシヨンの
種類、データ１〜データ３、及び出力信号の状態
オン又はオフを指示する出力信号がそれぞれ書き
込まれる。
めのCPU処理用プログラムメモリ２７と、複数
個の工程カウンタのステツプごとにあらかじめ定
められたデータを格納するためのデータ格納用メ
モリ２８とを有し、データ格納用メモリ２８に
は、チヤネル１に係るステツプ１からステツプｎ
までのデータを格納するデータエリア２８Ａ、チ
ヤネル２に係るステツプ１からステツプｎまでの
データを格納するデータエリア２８Ｂ、及びチヤ
ネル３に係るステツプ１からステツプｎまでのデ
ータを格納するデータエリア２８Ｃが設けられて
あり、各ステツプエリアには、オペレーシヨンの
種類、データ１〜データ３、及び出力信号の状態
オン又はオフを指示する出力信号がそれぞれ書き
込まれる。
入力表示器１はデータセレクタ２１により選択
されている入力信号端子の番号を表示し出力表示
器２は出力オンが指定されている出力信号端子の
番号を表示し、ステツプ表示器３Ａ，３Ｂ，３Ｃ
はステツプ工程カウンタ２５Ａ，２５Ｂ，２５Ｃ
の状態を表示する。また、オペレーシヨン表示器
４、データ表示器５，６，７はそれぞれデータ格
納用メモリ２８のオペレーシヨンデータ、データ
１、データ２、及びデータ３の内容を表示する。
なおモニターモードが選択されている場合には、
各表示器はラツチ回路の記憶により、演算の実行
内容にかかわらず、モニターしている工程のプロ
グラム内容を表示するよう構成されている。
されている入力信号端子の番号を表示し出力表示
器２は出力オンが指定されている出力信号端子の
番号を表示し、ステツプ表示器３Ａ，３Ｂ，３Ｃ
はステツプ工程カウンタ２５Ａ，２５Ｂ，２５Ｃ
の状態を表示する。また、オペレーシヨン表示器
４、データ表示器５，６，７はそれぞれデータ格
納用メモリ２８のオペレーシヨンデータ、データ
１、データ２、及びデータ３の内容を表示する。
なおモニターモードが選択されている場合には、
各表示器はラツチ回路の記憶により、演算の実行
内容にかかわらず、モニターしている工程のプロ
グラム内容を表示するよう構成されている。
第３図に、CPU処理用プログラムのうち本発
明の特徴部分に関する部分のフローチヤートを示
す。まずはじめに、３１にてCPUがデータ格納
用メモリ２８の例えばチヤネル１、ステツプ１の
ステツプ１に書込まれているオペレーシヨンデー
タを読んでそのルーチンプログラムを選択し、つ
づいて３２，３３にて、そのルーチンプログラム
の内容を実行し出力プログラムを処理する。次に
３４にて、オペレーシヨンの内容が成立している
か否かの判断を行い、成立しておれば次に３５へ
進み、工程カウンタ２５Ａを歩進させて次の３６
へ進み、成立していなければ３５をスキツプして
直接３６へ進む。３６にてCPUに内蔵されてい
る３進リングカウンタにより成るチヤネルカウン
タを歩進させてチヤネル１の処理からチヤネル２
の処理へ切換え、３７においてチヤネルカウンタ
の状態に対応する工程カウンタの内容、即ちいま
はチヤネル２の工程カウンタの工程１に対応した
プログラム内容、即ちチヤネル２、ステツプ１の
内容をCPUがデータ格納用メモリ２８から取込
んで元の３１へ戻る。このようにして、最初はチ
ヤネル１のステツプ１→チヤネル２のステツプ１
→チヤネル３のステツプ１の順序で次々とデータ
格納用メモリの内容をCPUに取込んでその内容
が実行され、歩進条件が成立したチヤネルのステ
ツプのみステツプ番号順に次の工程に対応するオ
ペレーシヨンデータがCPUに取込まれ、歩進条
件が成立しないチヤネルはそのステツプが変化せ
ず、走査ごとに同一工程に対応するオペレーシヨ
ンデータがCPUに取込まれて、それぞれのチヤ
ネルごとにオペレーシヨンデータの内容が実行さ
れる。最終ステツプの取込みが終ると再びステツ
プ１に戻つて走査が繰返される。全メモリの走査
に要する時間はせいぜい百分の一秒程度であり、
一方シーケンスコントローラの制御対象の現象は
長い場合数時間を経てようやくオペレーシヨンの
内容が成立することがあり、最も短い場合であつ
てもリレーの応答速度（数十ミリ秒）で抑えられ
るため通常はコンピユータの制御時間に比べて格
段に長いから、チヤネル数が増大することによる
制御誤差は実質的に存在しない。次に、上記実施
例に基づく作用例をAND又はORのオペレーシヨ
ンについて説明する。
明の特徴部分に関する部分のフローチヤートを示
す。まずはじめに、３１にてCPUがデータ格納
用メモリ２８の例えばチヤネル１、ステツプ１の
ステツプ１に書込まれているオペレーシヨンデー
タを読んでそのルーチンプログラムを選択し、つ
づいて３２，３３にて、そのルーチンプログラム
の内容を実行し出力プログラムを処理する。次に
３４にて、オペレーシヨンの内容が成立している
か否かの判断を行い、成立しておれば次に３５へ
進み、工程カウンタ２５Ａを歩進させて次の３６
へ進み、成立していなければ３５をスキツプして
直接３６へ進む。３６にてCPUに内蔵されてい
る３進リングカウンタにより成るチヤネルカウン
タを歩進させてチヤネル１の処理からチヤネル２
の処理へ切換え、３７においてチヤネルカウンタ
の状態に対応する工程カウンタの内容、即ちいま
はチヤネル２の工程カウンタの工程１に対応した
プログラム内容、即ちチヤネル２、ステツプ１の
内容をCPUがデータ格納用メモリ２８から取込
んで元の３１へ戻る。このようにして、最初はチ
ヤネル１のステツプ１→チヤネル２のステツプ１
→チヤネル３のステツプ１の順序で次々とデータ
格納用メモリの内容をCPUに取込んでその内容
が実行され、歩進条件が成立したチヤネルのステ
ツプのみステツプ番号順に次の工程に対応するオ
ペレーシヨンデータがCPUに取込まれ、歩進条
件が成立しないチヤネルはそのステツプが変化せ
ず、走査ごとに同一工程に対応するオペレーシヨ
ンデータがCPUに取込まれて、それぞれのチヤ
ネルごとにオペレーシヨンデータの内容が実行さ
れる。最終ステツプの取込みが終ると再びステツ
プ１に戻つて走査が繰返される。全メモリの走査
に要する時間はせいぜい百分の一秒程度であり、
一方シーケンスコントローラの制御対象の現象は
長い場合数時間を経てようやくオペレーシヨンの
内容が成立することがあり、最も短い場合であつ
てもリレーの応答速度（数十ミリ秒）で抑えられ
るため通常はコンピユータの制御時間に比べて格
段に長いから、チヤネル数が増大することによる
制御誤差は実質的に存在しない。次に、上記実施
例に基づく作用例をAND又はORのオペレーシヨ
ンについて説明する。
工程カウンタ２５Ａの工程ステツプ例えばＫ番
において、データ格納用メモリのチヤネル１ステ
ツプＫの内容がオペレーシヨンの種類「AND」
データ１に「11」、データ２「12」、データ３に
「13」が書込まれており、出力データとして出力
番号１がON、２がON、３がON、残余４〜32が
OFFと指定されているものとする。従つてチヤ
ネル１に係るステツプ表示器３Ａは数値Ｋを表示
している。ここで、プロセスチヤネルデスプレイ
モード選択スイツチ１２が工程カウンタ２５Ａを
選択しておれば、オペレーシヨン表示器４は
「AND」のランプが点灯し、データ表示器５，
６，７はそれぞれ「11」「12」「13」を表示し、出
力表示器２は出力番号「１」「２」「３」のランプ
が点灯し、出力端子の状態は、プロセスチヤネル
デスプレイモードの選択に関係なく、O1，O2，
O3がONとなる。
において、データ格納用メモリのチヤネル１ステ
ツプＫの内容がオペレーシヨンの種類「AND」
データ１に「11」、データ２「12」、データ３に
「13」が書込まれており、出力データとして出力
番号１がON、２がON、３がON、残余４〜32が
OFFと指定されているものとする。従つてチヤ
ネル１に係るステツプ表示器３Ａは数値Ｋを表示
している。ここで、プロセスチヤネルデスプレイ
モード選択スイツチ１２が工程カウンタ２５Ａを
選択しておれば、オペレーシヨン表示器４は
「AND」のランプが点灯し、データ表示器５，
６，７はそれぞれ「11」「12」「13」を表示し、出
力表示器２は出力番号「１」「２」「３」のランプ
が点灯し、出力端子の状態は、プロセスチヤネル
デスプレイモードの選択に関係なく、O1，O2，
O3がONとなる。
このような状態において、入力信号端子I11，
I12，I13のすべての端子に信号が到来したとき
「AND」の演算が成立して工程カウンタ２５Ａが
ＫからＫ＋１へ歩進する。歩進と同時に各表示内
容及び入力制御はＫ＋１工程に対応したものに切
換わる。
I12，I13のすべての端子に信号が到来したとき
「AND」の演算が成立して工程カウンタ２５Ａが
ＫからＫ＋１へ歩進する。歩進と同時に各表示内
容及び入力制御はＫ＋１工程に対応したものに切
換わる。
上述した工程カウンタ２５ＡのＫ工程における
オペレーシヨン「AND」と並行して工程カウン
タ２５ＢのＫ工程においてオペレーシヨン
「OR」が指定され、データ１に「13」、データ２
に「14」、データ３に「15」が書込まれ、出力デ
ータとして出力番号４がON、５がONに指定され
ているものとする。このようなときプロセスチヤ
ネルデスプレイモード選択スイツチ１２が１チヤ
ネルを選択しているのでオペレーシヨン表示器、
データ表示器、出力表示器は共に工程カウンタ２
５ＡのＫ工程の内容を表示しているが、もし、プ
ロセスチヤネルデスプレイモード１２が２チヤネ
ルに切換えられれば、工程カウンタ２５Ｂのｍ工
程の内容に対応した表示がなされる。演算は表示
と関係なく実行され、出力端子はO4とO5がONに
なつている。
オペレーシヨン「AND」と並行して工程カウン
タ２５ＢのＫ工程においてオペレーシヨン
「OR」が指定され、データ１に「13」、データ２
に「14」、データ３に「15」が書込まれ、出力デ
ータとして出力番号４がON、５がONに指定され
ているものとする。このようなときプロセスチヤ
ネルデスプレイモード選択スイツチ１２が１チヤ
ネルを選択しているのでオペレーシヨン表示器、
データ表示器、出力表示器は共に工程カウンタ２
５ＡのＫ工程の内容を表示しているが、もし、プ
ロセスチヤネルデスプレイモード１２が２チヤネ
ルに切換えられれば、工程カウンタ２５Ｂのｍ工
程の内容に対応した表示がなされる。演算は表示
と関係なく実行され、出力端子はO4とO5がONに
なつている。
そこで、入力信号端子I13或はI14のいずれかに
信号が到来すると、「OR」の演算が成立し工程カ
ウンタ２５Ｂはｍ工程からｍ＋１工程へ歩進す
る。
信号が到来すると、「OR」の演算が成立し工程カ
ウンタ２５Ｂはｍ工程からｍ＋１工程へ歩進す
る。
このようにして複数個の工程カウンタを設けて
各工程カウンタをそれぞれの演算内容に応じて互
に独立的に歩進させ、同時並列制御を行うことが
できる。
各工程カウンタをそれぞれの演算内容に応じて互
に独立的に歩進させ、同時並列制御を行うことが
できる。
従つて、３台の機械装置を互に異なるプログラ
ムで制御する場合、従来ならば３台のシーケンス
コントローラを必要とし各コントローラを連絡す
るためのプログラムをも必要としたが、本発明に
よれば１台のシーケンスコントローラで３台の機
械装置を制御することが可能となるばかりでな
く、各装置間を同期させるための制御信号の授受
のための入出力装置が不要となり、制御の信頼性
が向上し、制御装置も小型軽量化される。
ムで制御する場合、従来ならば３台のシーケンス
コントローラを必要とし各コントローラを連絡す
るためのプログラムをも必要としたが、本発明に
よれば１台のシーケンスコントローラで３台の機
械装置を制御することが可能となるばかりでな
く、各装置間を同期させるための制御信号の授受
のための入出力装置が不要となり、制御の信頼性
が向上し、制御装置も小型軽量化される。
また本発明によれば、チヤネルを制御するチヤ
ネルカウンタと各チヤネルごとの工程を制御する
複数個の工程カウンタを設けるとともに、プログ
ラムの１回の走査ごとにチヤネルカウンタを歩進
させながら、歩進条件の成立した工程についての
み工程カウンタを歩進させるプログラムを設け、
且つ、工程カウンタの内容に対応するステツプエ
リアのオペレーシヨンデータをデータ格納用メモ
リからCPUに取込んで全チヤネルを順次並列に
高速に実行するよう構成しているので、入力キー
によるプログラムの作成が容易であつて、且つ、
どのチヤネルについても実質的時間遅れなくプロ
グラムが実行される。
ネルカウンタと各チヤネルごとの工程を制御する
複数個の工程カウンタを設けるとともに、プログ
ラムの１回の走査ごとにチヤネルカウンタを歩進
させながら、歩進条件の成立した工程についての
み工程カウンタを歩進させるプログラムを設け、
且つ、工程カウンタの内容に対応するステツプエ
リアのオペレーシヨンデータをデータ格納用メモ
リからCPUに取込んで全チヤネルを順次並列に
高速に実行するよう構成しているので、入力キー
によるプログラムの作成が容易であつて、且つ、
どのチヤネルについても実質的時間遅れなくプロ
グラムが実行される。
なお、上記実施例において、工程カウンタ、計
数カウンタ及びこれらに関係するAND回路、OR
回路をCPUの外に設けるものとして説明した
が、これは説明の便宜上のことであつて、通常は
CPU内蔵の回路を使用して実施する。
数カウンタ及びこれらに関係するAND回路、OR
回路をCPUの外に設けるものとして説明した
が、これは説明の便宜上のことであつて、通常は
CPU内蔵の回路を使用して実施する。
第１図は本発明実施例の前面パネルの構成図、
第２図は上記実施例の回路ブロツク図、第３図は
上記実施例のCPUのプログラムを示すフローチ
ヤートである。 １……入力表示器、２……出力表示器、３Ａ…
…チヤネル１に係る工程表示器、３Ｂ……チヤネ
ル２に係る工程表示器、３Ｃ……チヤネル３に係
る工程表示器、４……オペレーシヨン表示器、
５，６，７……データ表示器、１２……プロセス
チヤネルデスプレイモード選択、２５Ａ……チヤ
ネル１に係る工程カウンタ、２５Ｂ……チヤネル
２に係る工程カウンタ、２５Ｃ……チヤネル３に
係る工程カウンタ、２６……メモリ、２８Ａ……
チヤネル１に係るデータ格納用メモリ、２８Ｂ…
…チヤネル２に係るデータ格納用メモリ、２８Ｃ
……チヤネル３に係るデータ格納用メモリ。
第２図は上記実施例の回路ブロツク図、第３図は
上記実施例のCPUのプログラムを示すフローチ
ヤートである。 １……入力表示器、２……出力表示器、３Ａ…
…チヤネル１に係る工程表示器、３Ｂ……チヤネ
ル２に係る工程表示器、３Ｃ……チヤネル３に係
る工程表示器、４……オペレーシヨン表示器、
５，６，７……データ表示器、１２……プロセス
チヤネルデスプレイモード選択、２５Ａ……チヤ
ネル１に係る工程カウンタ、２５Ｂ……チヤネル
２に係る工程カウンタ、２５Ｃ……チヤネル３に
係る工程カウンタ、２６……メモリ、２８Ａ……
チヤネル１に係るデータ格納用メモリ、２８Ｂ…
…チヤネル２に係るデータ格納用メモリ、２８Ｃ
……チヤネル３に係るデータ格納用メモリ。
Claims (1)
- 【特許請求の範囲】 １ 複数個の入力信号端子と、複数個の出力信号
端子と、オペレーシヨンの種類、歩進条件を指定
するデータ及び出力指令データを工程ステツプご
とに貯蔵するオペレーシヨンデータ格納用メモリ
と、上記オペレーシヨンデータ格納用メモリにオ
ペレーシヨンの種類、データ数値等を書き込むた
めのフアンクシヨンキー並びに数値入力キーと、
中央処理ユニツト（CPU）とを備え、歩進条件
が成立したときプログラムが次のステツプへ進む
方式のシーケンスコントローラにおいて、チヤネ
ル数に対応するリングカウンタよりなるチヤネル
カウンタ、及び、複数チヤネルごとの工程ステツ
プを計数する複数個の工程カウンタを設けると共
に、上記オペレーシヨンデータ格納用メモリには
上記複数チヤネルの工程ステツプごとに上記オペ
レーシヨンデータが書き込まれ、CPU処理用プ
ログラムメモリには、１回の走査ごとに上記チヤ
ネルカウンタを歩進させる命令語と、オペレーシ
ヨンの内容が成立しているときにそのチヤネルに
係る上記工程カウンタの内容を歩進させ、且つ、
オペレーシヨンの内容が成立していないときにそ
のチヤネルに係る上記工程カウンタの内容を歩進
させない命令語と、そのチヤネルに係る上記工程
カウンタの状態に対応したオペレーシヨンデータ
を上記データ格納用メモリからCPUへ取込んで
その内容を実行するための命令語が書き込まれて
おり、上記オペレーシヨンデータ格納用メモリの
走査と同期して上記各工程カウンタを互に独立的
に歩進制御するよう構成したことを特徴とするシ
ーケンスコントローラ。 ２ 上記CPU処理用プログラムメモリの１回の
走査所要時間が当該シーケンスコントローラの制
御対象の現象時間（数十ミリ秒乃至数時間）より
も短く設定されている、特許請求の範囲第１項記
載のシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047179A JPS564803A (en) | 1979-06-25 | 1979-06-25 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047179A JPS564803A (en) | 1979-06-25 | 1979-06-25 | Sequence controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS564803A JPS564803A (en) | 1981-01-19 |
| JPS6112281B2 true JPS6112281B2 (ja) | 1986-04-07 |
Family
ID=13719169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047179A Granted JPS564803A (en) | 1979-06-25 | 1979-06-25 | Sequence controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS564803A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138906U (ja) * | 1983-03-03 | 1984-09-17 | 太陽鉄工株式会社 | シ−ケンスコントロ−ラ |
| JPS60164838A (ja) * | 1984-02-07 | 1985-08-27 | Nippon Electric Ind Co Ltd | プログラマブルコントロ−ラ用フロ−チヤ−ト式グラフイツク言語 |
| JP2649034B2 (ja) * | 1984-04-16 | 1997-09-03 | 住友化学工業株式会社 | 制御装置 |
| JPS61120206A (ja) * | 1984-11-16 | 1986-06-07 | Mitsubishi Electric Corp | シ−ケンス制御装置 |
| JPS61170803A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | シ−ケンス制御方法 |
-
1979
- 1979-06-25 JP JP8047179A patent/JPS564803A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS564803A (en) | 1981-01-19 |
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