JPS61123184A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPS61123184A JPS61123184A JP24481184A JP24481184A JPS61123184A JP S61123184 A JPS61123184 A JP S61123184A JP 24481184 A JP24481184 A JP 24481184A JP 24481184 A JP24481184 A JP 24481184A JP S61123184 A JPS61123184 A JP S61123184A
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- JP
- Japan
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- layer
- type
- diffusion layer
- conductivity type
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、導電変調型ＭＯＳＦＥＴに一関する。
導電変調型ＭＯＳＦＥＴは、通常のパワーＭＯＳＦＥＴ
Ｔのドレイン領域をソース領域とは逆の導電型にしたも
のである。従来の導電変調型ＭＯＳＦＥＴＴの構造を第
４図に示す。４１はｐゝトレイン層、４２はｎ−型高抵
抗層であり、この高抵抗層４２の表面にｐ型ベース拡散
層４３が形成され、更にこのｐ型ベース拡散Ｒ４３内に
ｎ４型ソ一ス拡散層４４が形成されている。そしてソー
ス拡散層４４と表面に露出している高抵抗層４２に挟ま
れたｐ型ベース層４３部分をチャネル領域４９として、
この上にゲート絶縁ＩＩ！４５を介してゲートＮ極４６
を配設し、また、ソー１ス拡散層４４とベース拡散層４
３の双方にコンタクトするソース電極４７を形成してい
る。ドレイン！Ｉ４８の表面にはドレイン層ｔｉｉ４８
が形成されている。
Ｔのドレイン領域をソース領域とは逆の導電型にしたも
のである。従来の導電変調型ＭＯＳＦＥＴＴの構造を第
４図に示す。４１はｐゝトレイン層、４２はｎ−型高抵
抗層であり、この高抵抗層４２の表面にｐ型ベース拡散
層４３が形成され、更にこのｐ型ベース拡散Ｒ４３内に
ｎ４型ソ一ス拡散層４４が形成されている。そしてソー
ス拡散層４４と表面に露出している高抵抗層４２に挟ま
れたｐ型ベース層４３部分をチャネル領域４９として、
この上にゲート絶縁ＩＩ！４５を介してゲートＮ極４６
を配設し、また、ソー１ス拡散層４４とベース拡散層４
３の双方にコンタクトするソース電極４７を形成してい
る。ドレイン！Ｉ４８の表面にはドレイン層ｔｉｉ４８
が形成されている。
この導電変調型ＭＯＳＦＥＴでは、ゲート電極４６にソ
ース電極４７に対して正の電圧を印加するとチャネル領
域４つに反転層が形成され、ソース拡散層４４からの電
子がこのチャネル領域４９を通ってｎ−型高抵抗層４２
に注入される。注入された電子は高抵抗層４２を拡散し
てドレイン層１１４８へ抜けるが、このときドレイン層
４１から正孔の注入を引起こす。この正孔の注入により
、高抵抗層４２にはキャリアの蓄積による導電変調が起
こり、この高抵抗層４２の抵抗が低下する。
ース電極４７に対して正の電圧を印加するとチャネル領
域４つに反転層が形成され、ソース拡散層４４からの電
子がこのチャネル領域４９を通ってｎ−型高抵抗層４２
に注入される。注入された電子は高抵抗層４２を拡散し
てドレイン層１１４８へ抜けるが、このときドレイン層
４１から正孔の注入を引起こす。この正孔の注入により
、高抵抗層４２にはキャリアの蓄積による導電変調が起
こり、この高抵抗層４２の抵抗が低下する。
これにより１通常のパワーＭＯＳＦＥＴＴより低いオン
抵抗を持ったＭＯＳＦＥＴが得られることになる。
抵抗を持ったＭＯＳＦＥＴが得られることになる。
ところでこの様な導電変調型ＭＯＳＦＥＴＴでは、ρ１
型ドレイン層４ｌ−ｎ−型高抵抗層４２−ｐ型ベース拡
散層４３−ｎ＋＋ソース拡散層４４の四層がサイリスタ
を構成する。この奇生サイリスタが導通すると、ゲート
・ソース間電圧を零にし 。
型ドレイン層４ｌ−ｎ−型高抵抗層４２−ｐ型ベース拡
散層４３−ｎ＋＋ソース拡散層４４の四層がサイリスタ
を構成する。この奇生サイリスタが導通すると、ゲート
・ソース間電圧を零にし 。
でも素子はオフできなくなり、多くの場合素子破壊に繋
がる。この寄生サイリスタがオンになる原因は、ｐ＋型
トド９４２層４１ら注入された正孔がソース電極４７へ
抜ける際にｐ型ベース拡散層４４を通ることにある。即
ち、このような正孔電流が流れ、ベース拡散層・４３の
ソース拡散層４４直下の抵抗による電圧降下がベース・
ソース間のビルトイン電圧を越えると、ソース層４４か
らの電子注入をもたらし、寄生サイリスタがオンしてし
まう。
がる。この寄生サイリスタがオンになる原因は、ｐ＋型
トド９４２層４１ら注入された正孔がソース電極４７へ
抜ける際にｐ型ベース拡散層４４を通ることにある。即
ち、このような正孔電流が流れ、ベース拡散層・４３の
ソース拡散層４４直下の抵抗による電圧降下がベース・
ソース間のビルトイン電圧を越えると、ソース層４４か
らの電子注入をもたらし、寄生サイリスタがオンしてし
まう。
本発明は上記の点に鑑み、寄生サイリスタがラッチアッ
プしないようにして、通常のパワーＭＯＳＦＥＴＴやバ
イポーラトランジスタと同等に使用することを可能とし
た導電変調型ＭＯＳＦＥＴＴを提供することを目的とす
る。
プしないようにして、通常のパワーＭＯＳＦＥＴＴやバ
イポーラトランジスタと同等に使用することを可能とし
た導電変調型ＭＯＳＦＥＴＴを提供することを目的とす
る。
本発明は、導電変調型ＭＯＳＦＥＴがラッチアップする
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型ＭＯＳＦＥＴＴの有効素子
領域内での単位面積（１ｄ）当りの全チャネル幅をＷ、
同単位面積内で直下に第２導電型高抵抗層を有する部分
のゲート電極面積をＳＧ、同単位面積内のベース拡散層
の全外周長をＴ、チャネル長をり、ゲート絶縁膜の厚み
をｄとしたとき、（Ｗ・ＳＧ）／（Ｔ−２・ｄ）＜１．
１ｘ１０８を満たすように各パラメータが設定される。
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型ＭＯＳＦＥＴＴの有効素子
領域内での単位面積（１ｄ）当りの全チャネル幅をＷ、
同単位面積内で直下に第２導電型高抵抗層を有する部分
のゲート電極面積をＳＧ、同単位面積内のベース拡散層
の全外周長をＴ、チャネル長をり、ゲート絶縁膜の厚み
をｄとしたとき、（Ｗ・ＳＧ）／（Ｔ−２・ｄ）＜１．
１ｘ１０８を満たすように各パラメータが設定される。
本発明によれば、順方向ゲート電圧を印加してドレイン
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型ＭＯＳＦＥＴＴが得られる
。また、本発明によれば、例えば６００Ｖの静耐圧をも
つＭＯＳＦＥＴの場合に、ゲート電圧が１５Ｖ印加され
てＭＯＳＦＥＴがオンできる状態で、外部負荷が短絡し
て３００Ｖの電源電圧が直接ドレイン・ソース間に加わ
り大電流が流れたとしても、１０μｓの間は破壊に至ら
ない素子が得られる。′ 〔発明の実施例〕 以下本発明の詳細な説明する。
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型ＭＯＳＦＥＴＴが得られる
。また、本発明によれば、例えば６００Ｖの静耐圧をも
つＭＯＳＦＥＴの場合に、ゲート電圧が１５Ｖ印加され
てＭＯＳＦＥＴがオンできる状態で、外部負荷が短絡し
て３００Ｖの電源電圧が直接ドレイン・ソース間に加わ
り大電流が流れたとしても、１０μｓの間は破壊に至ら
ない素子が得られる。′ 〔発明の実施例〕 以下本発明の詳細な説明する。
・具体的な素子構造を説明する前に、本発明における設
計パラメータの関係式導出の過程を説明する。まず、導
電変調型ＭＯＳＦＥＴＴがラッチアップするときの電流
値を求める。ソース領域の幅Ｌｓやゲート電極の幅Ｌａ
（第１図参照）が十分小さければ、素子内にはほぼ一
様な電流が流れる。
計パラメータの関係式導出の過程を説明する。まず、導
電変調型ＭＯＳＦＥＴＴがラッチアップするときの電流
値を求める。ソース領域の幅Ｌｓやゲート電極の幅Ｌａ
（第１図参照）が十分小さければ、素子内にはほぼ一
様な電流が流れる。
この電流密度をＪとし、奇生サイリスタがラッチアップ
するときの電流密度をＪＬとする。有効素子領域の単位
面積（１ｃｒｔｒ ）内のゲート電極面積（直下に高抵
抗層がある部分の面積）をＳａとすると、素子の単位面
積内にあるゲートの部分に流れ込む電流値Ｉは、 ［＝Ｓａ ＝ＪＬ・・・（１） である。ｎ−型高抵抗層に接するｐ型ベース拡散層の総
置辺長を単位面積当りＴとすると、（１）式の電流の内
圧孔電流は第４図に矢印で示すように結局ベース拡散層
に入り込むので、単位の周辺長当りに流れ込む（１）の
電流１ｂは次式となる。
するときの電流密度をＪＬとする。有効素子領域の単位
面積（１ｃｒｔｒ ）内のゲート電極面積（直下に高抵
抗層がある部分の面積）をＳａとすると、素子の単位面
積内にあるゲートの部分に流れ込む電流値Ｉは、 ［＝Ｓａ ＝ＪＬ・・・（１） である。ｎ−型高抵抗層に接するｐ型ベース拡散層の総
置辺長を単位面積当りＴとすると、（１）式の電流の内
圧孔電流は第４図に矢印で示すように結局ベース拡散層
に入り込むので、単位の周辺長当りに流れ込む（１）の
電流１ｂは次式となる。
Ｉｂ ＝Ｓａ−ＪＬ・αｐ／Ｔ・・・（２）ここでαＰ
は正孔電流の割合いを示す。単位の周辺長当りのベース
拡散層の周辺からソース電極までの平均の抵抗をＲｂと
すると、ベース拡散層内での（２）の電流による電圧降
下は、 Ｖ”Ｒｔ） ＝Ｓａ−ＪＬ・αｐ／Ｔ・・・（３）とな
る。この電圧がソース・ベース接合のビルトイン電圧Ｖ
ｂｉ以上となる時、寄生サイリスタがラッチするので、
（３）式の右辺をＶｂｉとおきＪＬについて解くと、 ＪＬ ＝Ｖｂｉ−Ｔ／ （Ｒ１］ −８ａ ）・・・（
４）となる。（４）式で、スイッチング時の過渡時では
チャネルは消失し、全て正孔電流と見なすべきであるか
ら、αｐ＝１と置換えである。
は正孔電流の割合いを示す。単位の周辺長当りのベース
拡散層の周辺からソース電極までの平均の抵抗をＲｂと
すると、ベース拡散層内での（２）の電流による電圧降
下は、 Ｖ”Ｒｔ） ＝Ｓａ−ＪＬ・αｐ／Ｔ・・・（３）とな
る。この電圧がソース・ベース接合のビルトイン電圧Ｖ
ｂｉ以上となる時、寄生サイリスタがラッチするので、
（３）式の右辺をＶｂｉとおきＪＬについて解くと、 ＪＬ ＝Ｖｂｉ−Ｔ／ （Ｒ１］ −８ａ ）・・・（
４）となる。（４）式で、スイッチング時の過渡時では
チャネルは消失し、全て正孔電流と見なすべきであるか
ら、αｐ＝１と置換えである。
一方、ＭＯＳＦＥＴの理論から飽和領域の単位面積当り
に流れる電流をＪｓとするヒ Ｊ ｓ ＝ （Ｗ／２４２ ）μＣｉ （Ｖａ−ＶＴ
）２／（１−αＰ） ・・・（５）と
表わされる。ここに、Ｗは単位面積当りのチャネル幅、
２はチャネル長、μは電子移動度、Ｃ１は単位面積当り
のゲート容量、７丁はしきい導電゛ 圧である。
に流れる電流をＪｓとするヒ Ｊ ｓ ＝ （Ｗ／２４２ ）μＣｉ （Ｖａ−ＶＴ
）２／（１−αＰ） ・・・（５）と
表わされる。ここに、Ｗは単位面積当りのチャネル幅、
２はチャネル長、μは電子移動度、Ｃ１は単位面積当り
のゲート容量、７丁はしきい導電゛ 圧である。
ＪＬの値をＪｓより大きくしておけば、基本的に奇生サ
イリスタはラッチすることがない。従って Ｖｂｉ＝Ｔ／ （Ｒｂ −Ｓａ ）＞（Ｗ７２１μ
Ｃｉ （Ｖａ−Ｖｒ ） ／′（１−αＰ ） ・・・ （６） となる。ゲート絶縁膜の誘電率をε、厚みをｄとすると
、Ｃｉ−ε／ｄであるから、これを用いて（６）式を整
理すると、 Ｗ−８Ｇ／ （Ｔ −２・ ｄ）＜ ２Ｖｂｉ（１−αＰ）／ Ｒｈ ・μ・ ε （Ｖａ −ＶＴ ） ”・
・・ （７） となる。
イリスタはラッチすることがない。従って Ｖｂｉ＝Ｔ／ （Ｒｂ −Ｓａ ）＞（Ｗ７２１μ
Ｃｉ （Ｖａ−Ｖｒ ） ／′（１−αＰ ） ・・・ （６） となる。ゲート絶縁膜の誘電率をε、厚みをｄとすると
、Ｃｉ−ε／ｄであるから、これを用いて（６）式を整
理すると、 Ｗ−８Ｇ／ （Ｔ −２・ ｄ）＜ ２Ｖｂｉ（１−αＰ）／ Ｒｈ ・μ・ ε （Ｖａ −ＶＴ ） ”・
・・ （７） となる。
（７）式の右辺の値は、αＰが１より十分小さいから、
Ｖａ、Ｒｂを除いて一定値である。一方、Ｖａは通常Ｉ
Ｃで駆動することができる値Ｔ５Ｖ程度であり、Ｒｂは
現実に実現することができる最小鴫は限られているので
、右辺は定数とみてよい。この定数をＡＭとすると、 Ｗ−８Ｇ／（Ｔ−２・ｄ ）＜ＡＭ・・・（８）となる
。
Ｖａ、Ｒｂを除いて一定値である。一方、Ｖａは通常Ｉ
Ｃで駆動することができる値Ｔ５Ｖ程度であり、Ｒｂは
現実に実現することができる最小鴫は限られているので
、右辺は定数とみてよい。この定数をＡＭとすると、 Ｗ−８Ｇ／（Ｔ−２・ｄ ）＜ＡＭ・・・（８）となる
。
（８）式を満足すれば、ゲート電圧を１５Ｖまで上げて
電流を流せるだけ流しても、奇生サイリスタのラッチす
る電流に達しないので、この導電変調型ＭＯＳＦＥＴＴ
がラッチアップしてゲートでオフできなくなることは理
論上ないことになる。
電流を流せるだけ流しても、奇生サイリスタのラッチす
る電流に達しないので、この導電変調型ＭＯＳＦＥＴＴ
がラッチアップしてゲートでオフできなくなることは理
論上ないことになる。
しかし実際の場合には、素子の電圧降下が１゜０７以上
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも（８）式の左辺
を十分小さくした素子は破壊に強い。このことを第３図
のデータを用いて次に説明する。第３図において縦軸の
Ｖｓｃ＝３００Ｖの点は、’ｊ ）Ｉ圧Ｖａ＝１５Ｖ
として３００Ｖの定電圧電源に素子を直結して１０μｓ
の間素子に流れるだけ電流を流しても素子が破壊しない
ことを示す。当然のことながらこの時の素子の電圧降下
は電源電圧３００Ｖと同じである。６００■素子の場合
３００Ｖの電源まで使われるので、Ｖｓｃが３００Ｖ以
上あれば、この素子を用いてシステムを作った場合、た
とえ外部負荷が短絡する事故が起こってＮ課電圧が直接
素子に加わり多量の電流が流れても、少なくとも１０μ
Ｓの間は素子は破壊しないことになる。この間に素子を
オフにすれば素子破壊を防止することができる。第３図
より、ゲート電圧Ｖａを１５Ｖかけたままで３００の電
圧をかけて１０μｓの開電流を流しても素子が破壊しな
いためには、 Ｗ−８Ｇ／（Ｔ−λ・ｄ）＜１．ｌＸ１０”であること
が必要である。この値は無次元量である。
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも（８）式の左辺
を十分小さくした素子は破壊に強い。このことを第３図
のデータを用いて次に説明する。第３図において縦軸の
Ｖｓｃ＝３００Ｖの点は、’ｊ ）Ｉ圧Ｖａ＝１５Ｖ
として３００Ｖの定電圧電源に素子を直結して１０μｓ
の間素子に流れるだけ電流を流しても素子が破壊しない
ことを示す。当然のことながらこの時の素子の電圧降下
は電源電圧３００Ｖと同じである。６００■素子の場合
３００Ｖの電源まで使われるので、Ｖｓｃが３００Ｖ以
上あれば、この素子を用いてシステムを作った場合、た
とえ外部負荷が短絡する事故が起こってＮ課電圧が直接
素子に加わり多量の電流が流れても、少なくとも１０μ
Ｓの間は素子は破壊しないことになる。この間に素子を
オフにすれば素子破壊を防止することができる。第３図
より、ゲート電圧Ｖａを１５Ｖかけたままで３００の電
圧をかけて１０μｓの開電流を流しても素子が破壊しな
いためには、 Ｗ−８Ｇ／（Ｔ−λ・ｄ）＜１．ｌＸ１０”であること
が必要である。この値は無次元量である。
以下に具体的な実施例を説明する。第１図は一実施例の
素子構造を示す。第１図（ａ）は断面図であり、同図（
ｂ）は拡散層パターンである。これを製造工程に従って
説明すれば、ρ“型Ｓ１基板１１に５Ｘ１０１８／１３
以上の濃度のｎ＋型層１２をエピタキシャル成長させ、
この上に２×１０１’／α３の高抵抗ｎ−型層１３をエ
ピタキシャル成長させる。次に有効素子領域の外側に高
耐圧化のために数本のｐ＋型ガードリングＨ２２を形成
し、これと同時にベース拡散層の一部となる深い（１０
ｕＴｒＬ程度）のｐ＋型Ｈ１６を形成する。この後１０
００人のゲート酸化膜１８を介して５０００人の多結晶
シリコン膜によるゲート電極１９を形成し、ゲート電極
１９をマスクとしてｐ型ベース拡散層１４を形成する。
素子構造を示す。第１図（ａ）は断面図であり、同図（
ｂ）は拡散層パターンである。これを製造工程に従って
説明すれば、ρ“型Ｓ１基板１１に５Ｘ１０１８／１３
以上の濃度のｎ＋型層１２をエピタキシャル成長させ、
この上に２×１０１’／α３の高抵抗ｎ−型層１３をエ
ピタキシャル成長させる。次に有効素子領域の外側に高
耐圧化のために数本のｐ＋型ガードリングＨ２２を形成
し、これと同時にベース拡散層の一部となる深い（１０
ｕＴｒＬ程度）のｐ＋型Ｈ１６を形成する。この後１０
００人のゲート酸化膜１８を介して５０００人の多結晶
シリコン膜によるゲート電極１９を形成し、ゲート電極
１９をマスクとしてｐ型ベース拡散層１４を形成する。
次にｐ型ベース拡散層１４内に浅いｐ＋型層１５を形成
する。
する。
ｎ＋型ソース拡散層１７は、ゲート電極１９をマスクと
してＡＳを高濃度に浅くイオン注入して形成する。これ
によりゲート電極１９の下にチャネル領１４２１が形成
される。その後全面をＣＶＤ１ｌ化膜て覆い、これにコ
ンタクト孔を開けてソース電極２０を形成する。基板１
１の裏面にはドレイン電極２３を形成する。ρ型ベース
拡散層１４の深さは７μｍ、ソース拡散層１７の深さは
Ｏ１２μｍとする。ゲート電［！１つの直下のｎ−高抵
抗層１３がある部分の幅Ｌａは３０μｍ、ソース領域の
幅Ｌｓは４５μｍとし、ソースの形状は第１図（ｂ）に
示すようにストライブ状としている。
してＡＳを高濃度に浅くイオン注入して形成する。これ
によりゲート電極１９の下にチャネル領１４２１が形成
される。その後全面をＣＶＤ１ｌ化膜て覆い、これにコ
ンタクト孔を開けてソース電極２０を形成する。基板１
１の裏面にはドレイン電極２３を形成する。ρ型ベース
拡散層１４の深さは７μｍ、ソース拡散層１７の深さは
Ｏ１２μｍとする。ゲート電［！１つの直下のｎ−高抵
抗層１３がある部分の幅Ｌａは３０μｍ、ソース領域の
幅Ｌｓは４５μｍとし、ソースの形状は第１図（ｂ）に
示すようにストライブ状としている。
この導電変調型ＭＯＳＦＥＴでは、５ａ＝３０／ （３
０＋４５）−０，４であり、ｐ型ベース拡散層の外周下
はチャネル幅Ｗと等しい。またチャネル長αは約５．５
μｍであり、従って、Ｗ−８ａ／（Ｔ−Ｍ・ｄ）＝ＳＧ
、、／（Ｑ、・ｄ）＝７．７ｘ１０’ となる。
０＋４５）−０，４であり、ｐ型ベース拡散層の外周下
はチャネル幅Ｗと等しい。またチャネル長αは約５．５
μｍであり、従って、Ｗ−８ａ／（Ｔ−Ｍ・ｄ）＝ＳＧ
、、／（Ｑ、・ｄ）＝７．７ｘ１０’ となる。
実験結果から、この実施例の場合、ゲートに１５Ｖをか
けておいてドレイン・ソース間に５００■の電圧をかけ
ると、素子には３００ Ａ ／ ｃｔＡの電流が流れる
が、１０μｓの間は素子は破壊しない。
けておいてドレイン・ソース間に５００■の電圧をかけ
ると、素子には３００ Ａ ／ ｃｔＡの電流が流れる
が、１０μｓの間は素子は破壊しない。
この素子の静耐圧は６００Ｖであり、通常電源電圧が３
００Ｖ以下に用途に使われるので、５００Ｖの電圧で破
壊しないこの実施例は十分な特性であるといえる。
００Ｖ以下に用途に使われるので、５００Ｖの電圧で破
壊しないこの実施例は十分な特性であるといえる。
第２図は別の実施例の拡散層パターンを示す。
先の実施例と異なる点は、ｐ型ベース拡散層１４が複数
の島状をなして配列されていることであり、製造工程は
同じである。従って先の実施例と対応する部分には先の
実施例と同じ符号を付している。
の島状をなして配列されていることであり、製造工程は
同じである。従って先の実施例と対応する部分には先の
実施例と同じ符号を付している。
この実施例では、ｐ型ベース拡散層１４の外周全てにソ
ース領域を設けず４隅で省略している。従って、ｐ型ベ
ース拡散層１４の外周Ｔとチャネル幅Ｗは異なり、Ｗ／
Ｔ＝０．８となっている。またＬａ＝２０μｍ、Ｌｓ＝
４５μ乳としている。
ース領域を設けず４隅で省略している。従って、ｐ型ベ
ース拡散層１４の外周Ｔとチャネル幅Ｗは異なり、Ｗ／
Ｔ＝０．８となっている。またＬａ＝２０μｍ、Ｌｓ＝
４５μ乳としている。
この時、
Ｗ−８ａ／ （Ｔ−ｆｆｉ・ｄ）＝７．５Ｘ１０’であ
り、先の実施例とほぼ同じ特性を示す。
り、先の実施例とほぼ同じ特性を示す。
その池水発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。例えば第１図のｎ＋型層１２がな
い構造に本発明を適用しても有効である。
施することができる。例えば第１図のｎ＋型層１２がな
い構造に本発明を適用しても有効である。
また、１２００Ｖの静耐圧の素子の場合には、 。
同様にしてＶｓｃは６００Ｖまで破壊しないものが得ら
れる。
れる。
第１図（ａ）（ｂ）は本発明の一実施例の導電変調型Ｍ
ＯＳＦＥＴＴの構成を示す図、第２図は他の実施例の導
電変調型ＭＯＳＦＥＴＴの拡散層パターンを示す図、第
３図は本発明の数値限定の眼拠を説明するためのデータ
を示す図、第４図は従来の一般的な導電変調型ＭＯＳＦ
ＥＴＴを示す図である。 １１・・・ｐ＋型ドレイン層、１２・・・ｎゝ型層、１
３・・・ｎ−型高抵抗層、１４・・・ｐ型ベース拡散層
、１５・・・ｐ１型層、１６・・・ρ１型層、１７・・
・ｎ“型ソース拡散層、１８・・・ゲート絶縁膜、１９
・・・ゲート電極、２０・・・ソース電極、２１・・・
チャネル領域、２２・・・ｐ＋型ガードリング層、２３
・・・ドレイン電憔。
ＯＳＦＥＴＴの構成を示す図、第２図は他の実施例の導
電変調型ＭＯＳＦＥＴＴの拡散層パターンを示す図、第
３図は本発明の数値限定の眼拠を説明するためのデータ
を示す図、第４図は従来の一般的な導電変調型ＭＯＳＦ
ＥＴＴを示す図である。 １１・・・ｐ＋型ドレイン層、１２・・・ｎゝ型層、１
３・・・ｎ−型高抵抗層、１４・・・ｐ型ベース拡散層
、１５・・・ｐ１型層、１６・・・ρ１型層、１７・・
・ｎ“型ソース拡散層、１８・・・ゲート絶縁膜、１９
・・・ゲート電極、２０・・・ソース電極、２１・・・
チャネル領域、２２・・・ｐ＋型ガードリング層、２３
・・・ドレイン電憔。
Claims (3)
- （１）高濃度、第１導電型のドレイン層と第２導電型の
高抵抗層を有する半導体基板ウェーハの前記高抵抗層部
分に第１導電型のベース拡散層が形成され、このベース
拡散層内に高濃度、第２導電型のソース拡散層が形成さ
れ、このソース拡散層と前記高抵抗層に挟まれたチャネ
ル領域となるベース拡散層上にゲート絶縁膜を介してゲ
ート電極が形成され、前記ソース拡散層とベース拡散層
の双方にコンタクトするソース電極が形成された導電変
調型ＭＯＳＦＥＴにおいて、有効素子領域内での単位面
積（１ｃｍ＾２）当りの全チャネル幅をＷ、同単位面積
内で第２導電型高抵抗層が直下にある部分のゲート電極
面積をＳ＿Ｇ、同単位面積内のベース拡散層の全外周長
をＴ、チャネル長をｌ、ゲート絶縁膜の厚みをｄとした
とき、 （Ｗ・Ｓ＿Ｇ）／（Ｔ・２・ｄ）＜１．１×１０＾８を
満たすことを特徴とする導電変調型ＭＯＳＦＥＴ。 - （２）第１導電型ベース拡散層が複数回の拡散により形
成されている特許請求の範囲第１項記載の導電変調型Ｍ
ＯＳＦＥＴ。 - （３）第１導電型ドレイン層と第２導電型高抵抗層の間
に第２導電型の低抵抗層を有する特許請求の範囲第１項
記載の導電変調型ＭＯＳＦＥＴ。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24481184A JPS61123184A (ja) | 1984-11-20 | 1984-11-20 | 導電変調型ｍｏｓｆｅｔ |
| US06/738,188 US4672407A (en) | 1984-05-30 | 1985-05-28 | Conductivity modulated MOSFET |
| GB08513599A GB2161649B (en) | 1984-05-30 | 1985-05-30 | Conductivity modulated mosfet |
| DE19853519389 DE3519389A1 (de) | 1984-05-30 | 1985-05-30 | Mosfet mit veraenderlicher leitfaehigkeit |
| DE3546745A DE3546745C2 (de) | 1984-05-30 | 1985-05-30 | Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation |
| US07/019,337 US4782372A (en) | 1984-05-30 | 1987-02-26 | Lateral conductivity modulated MOSFET |
| US07/116,357 US4881120A (en) | 1984-05-30 | 1987-11-04 | Conductive modulated MOSFET |
| US07/146,405 US5093701A (en) | 1984-05-30 | 1988-01-21 | Conductivity modulated mosfet |
| US07/205,365 US4928155A (en) | 1984-05-30 | 1988-06-10 | Lateral conductivity modulated MOSFET |
| US07/712,997 US5086323A (en) | 1984-05-30 | 1991-06-10 | Conductivity modulated mosfet |
| US07/799,311 US5286984A (en) | 1984-05-30 | 1991-11-27 | Conductivity modulated MOSFET |
| US08/261,254 US5780887A (en) | 1984-05-30 | 1994-06-14 | Conductivity modulated MOSFET |
| US09/104,326 US6025622A (en) | 1984-05-30 | 1998-06-25 | Conductivity modulated MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24481184A JPS61123184A (ja) | 1984-11-20 | 1984-11-20 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123184A true JPS61123184A (ja) | 1986-06-11 |
| JPH0467790B2 JPH0467790B2 (ja) | 1992-10-29 |
Family
ID=17124297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24481184A Granted JPS61123184A (ja) | 1984-05-30 | 1984-11-20 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123184A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209172A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
| JPS63260176A (ja) * | 1987-04-17 | 1988-10-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
-
1984
- 1984-11-20 JP JP24481184A patent/JPS61123184A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
| JPS63209172A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
| US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| JPS63260176A (ja) * | 1987-04-17 | 1988-10-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467790B2 (ja) | 1992-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |