JPS61124872A - 論理レベル検出回路 - Google Patents
論理レベル検出回路Info
- Publication number
- JPS61124872A JPS61124872A JP24692484A JP24692484A JPS61124872A JP S61124872 A JPS61124872 A JP S61124872A JP 24692484 A JP24692484 A JP 24692484A JP 24692484 A JP24692484 A JP 24692484A JP S61124872 A JPS61124872 A JP S61124872A
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- JP
- Japan
- Prior art keywords
- circuit
- light emitting
- emitting element
- input terminal
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- Prior art date
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- Pending
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路に関する。
従来、この種の論理レベル検出回路は、入力信号の位相
を反転させることにより、論理高レベルか論理低レベル
かを検出し、どちらか一方の論理レベルに対して発光素
子を駆動し、表示させるよう構成されていた。
を反転させることにより、論理高レベルか論理低レベル
かを検出し、どちらか一方の論理レベルに対して発光素
子を駆動し、表示させるよう構成されていた。
上述した従来の論理レベル検出回路は、入力信号の論理
レベルが確定している場合、正しい検出結果が発光素子
により確認できるが、オープン状態などのハイ・インピ
ーダンスとなる場合、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ）やＣＭＯ５（Ｃ
ａｍ−ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）集積回路では、あたか
も論理高レベルの如くみなし、発光素子を表示させるこ
とになり、正しい検出結果が得られないという欠点があ
った。
レベルが確定している場合、正しい検出結果が発光素子
により確認できるが、オープン状態などのハイ・インピ
ーダンスとなる場合、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ）やＣＭＯ５（Ｃ
ａｍ−ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）集積回路では、あたか
も論理高レベルの如くみなし、発光素子を表示させるこ
とになり、正しい検出結果が得られないという欠点があ
った。
本発明はオープン状態などの・・イ・インピーダンスと
なる場合にも正しい検出結果が得られるようにした論理
レベル検出回路を提供するものである。
なる場合にも正しい検出結果が得られるようにした論理
レベル検出回路を提供するものである。
〔問題点を解決するだめの手段」
本発明は入力信号の論理レベルを検出し２つの発光素子
にて選択的に表示される回路において、入力信号の入力
端子を直列抵抗を通して論理和回路の一入力端に接続す
るとともに、該論理和回路の一入力端とグランドとの間
にプルダウン抵抗を接続し、かつ前記入力端子をインバ
ータ回路を通して前記論理和回路の個入力端子に接続し
、さらに該論理和回路の論理和出力端子を各発光素子の
駆動回路となる各論理積回路の一入力端にそれぞれ接続
し、一方の論理積回路の個入力端子を前記インバータ回
路に接続するとともに、他方の論理積回路をインバータ
回路を通して前記インバータ回路に接続したことを特徴
とする論理レベル検出回路である。
にて選択的に表示される回路において、入力信号の入力
端子を直列抵抗を通して論理和回路の一入力端に接続す
るとともに、該論理和回路の一入力端とグランドとの間
にプルダウン抵抗を接続し、かつ前記入力端子をインバ
ータ回路を通して前記論理和回路の個入力端子に接続し
、さらに該論理和回路の論理和出力端子を各発光素子の
駆動回路となる各論理積回路の一入力端にそれぞれ接続
し、一方の論理積回路の個入力端子を前記インバータ回
路に接続するとともに、他方の論理積回路をインバータ
回路を通して前記インバータ回路に接続したことを特徴
とする論理レベル検出回路である。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す論理回路図である。入
力端子１０は、論理和回路１１の一入力端子に直列抵抗
２０を通して接続されるとともに、インバータ回路１２
０入力端子に接続され、論理和回路１１の一入力端子と
グランド（ＧＮＤ ）との間にプルダウン抵抗２１が接
続される。論理和回路１１の個入力端子、インバータ回
路１３の入力端子及び論理積回路１４の一入力端子は、
前段のインバータ回路１２の出力端子に接続される。論
理積回路１４の個入力端子と論理積回路１５の一入力端
子とは論理和回路１１の出力端子に接続され、論理積回
路１５の個入力端子はインバータ回路１３の出力端子に
接続される。論理積回路１４及び１５の出力端子は発光
素子１６及び１７のカソード端子に接続され、発光素子
１６及び１７のアノード端子と電源端子２２の間にそれ
ぞれ抵抗１８及び１９が接続される。
力端子１０は、論理和回路１１の一入力端子に直列抵抗
２０を通して接続されるとともに、インバータ回路１２
０入力端子に接続され、論理和回路１１の一入力端子と
グランド（ＧＮＤ ）との間にプルダウン抵抗２１が接
続される。論理和回路１１の個入力端子、インバータ回
路１３の入力端子及び論理積回路１４の一入力端子は、
前段のインバータ回路１２の出力端子に接続される。論
理積回路１４の個入力端子と論理積回路１５の一入力端
子とは論理和回路１１の出力端子に接続され、論理積回
路１５の個入力端子はインバータ回路１３の出力端子に
接続される。論理積回路１４及び１５の出力端子は発光
素子１６及び１７のカソード端子に接続され、発光素子
１６及び１７のアノード端子と電源端子２２の間にそれ
ぞれ抵抗１８及び１９が接続される。
実施例において、入力端子１０の入力信号が論理高レベ
ルの場合、インバータ回路１２の出力信号は論理低レベ
ルとなり、論理和回路１１の出力信号は論理高レベルと
なるため、発光素子１６の駆動回路である論理積回路１
４の出力信号が論理高レベルとなシ、発光素子１６は発
光しない。他方、発光素子１７の駆動回路である論理積
回路１５の出力信号は、インバータ回路１３の出力信号
が論理高レベルとなるため、論理低レベルとなり発光素
子１７は発光する。
ルの場合、インバータ回路１２の出力信号は論理低レベ
ルとなり、論理和回路１１の出力信号は論理高レベルと
なるため、発光素子１６の駆動回路である論理積回路１
４の出力信号が論理高レベルとなシ、発光素子１６は発
光しない。他方、発光素子１７の駆動回路である論理積
回路１５の出力信号は、インバータ回路１３の出力信号
が論理高レベルとなるため、論理低レベルとなり発光素
子１７は発光する。
入力端子１０の入力信号が論理低レベルの場合、インバ
ータ回路１２の出力信号は論理高レベルとなシ、論理和
回路１１の出力信号は論理高レベルとなるため、発光素
子１６の駆動回路である論理積回路１４の出力信号が論
理低レベルとなり、発光素子１６は発光する。他方、発
光素子１７の駆動回路である論理積回路１５の出力信号
は、インバータ回路１３の出力信号が論理低レベルとな
るだめ、論理高レベルとなシ発光素子１７は発光しない
。
ータ回路１２の出力信号は論理高レベルとなシ、論理和
回路１１の出力信号は論理高レベルとなるため、発光素
子１６の駆動回路である論理積回路１４の出力信号が論
理低レベルとなり、発光素子１６は発光する。他方、発
光素子１７の駆動回路である論理積回路１５の出力信号
は、インバータ回路１３の出力信号が論理低レベルとな
るだめ、論理高レベルとなシ発光素子１７は発光しない
。
入力端子１０の入力信号がオープン状態などのハイ・イ
ンピーダンスとなる場合、論理高レベルが期待でき、イ
ンバータ回路１２の出力信号は論理低レベルとなり、論
理和回路１１の一入力端子に入力される。また、論理和
回路１１の個入力端子に入力される信号レベルは、入力
端子１０の入力信号が直列抵抗２０を通してプルダウン
抵抗２１の効果にょジグランドレベルとなるため、論理
和回路１１の出力信号は論理低レベルとなる。したがっ
て、発光素子１６及び１７の駆動回路である論理積回路
１４及び１５の出力信号は論理高レベルとなシ、発光素
子１６及び１７は共に発光せず、オープン状態も検出す
ることができる。効果的なプルダウン抵抗２１の値は１
にΩ程度が良く、できるだけ論理和回路１１の入力端子
近傍にプルダウン抵抗２１を接続する必要がある。
ンピーダンスとなる場合、論理高レベルが期待でき、イ
ンバータ回路１２の出力信号は論理低レベルとなり、論
理和回路１１の一入力端子に入力される。また、論理和
回路１１の個入力端子に入力される信号レベルは、入力
端子１０の入力信号が直列抵抗２０を通してプルダウン
抵抗２１の効果にょジグランドレベルとなるため、論理
和回路１１の出力信号は論理低レベルとなる。したがっ
て、発光素子１６及び１７の駆動回路である論理積回路
１４及び１５の出力信号は論理高レベルとなシ、発光素
子１６及び１７は共に発光せず、オープン状態も検出す
ることができる。効果的なプルダウン抵抗２１の値は１
にΩ程度が良く、できるだけ論理和回路１１の入力端子
近傍にプルダウン抵抗２１を接続する必要がある。
以上説明したように本発明は入力端子の入力信号が直列
抵抗を通して論理和回路の一人力信号となり、論理和回
路の入力信号とグランドとの間にプルダウン抵抗が接続
され、入力端子の入力信号の反転信号が論理和回路の個
入力信号となる論理和回路を付加し、論理和回路の出力
信号が発光素子の駆動回路ある論理積回路の一人力信号
となるよう構成することによシ、オープン状態などのハ
イ・インピーダンスに対して２つの発光素子を発光させ
ない状態を実現し、オープン状態を検出できる効果があ
る。
抵抗を通して論理和回路の一人力信号となり、論理和回
路の入力信号とグランドとの間にプルダウン抵抗が接続
され、入力端子の入力信号の反転信号が論理和回路の個
入力信号となる論理和回路を付加し、論理和回路の出力
信号が発光素子の駆動回路ある論理積回路の一人力信号
となるよう構成することによシ、オープン状態などのハ
イ・インピーダンスに対して２つの発光素子を発光させ
ない状態を実現し、オープン状態を検出できる効果があ
る。
第１図は本発明の一実施例を示す論理回路図である。
１０・・・・・・入力端子、 １１・・・・・・論理
和回路、 １２．１３・・・・・・インバータ回路、
１４．１５・・・・・・発光素子駆動用論理積回路
、 １６．１７・・・・・・発光素子、 １８．１
９・・・・・・抵抗、２０・・・・・・直列抵抗、２１
・・・・・・プルダウン抵抗、２２・・・・・・電源端
子 ／４，１５°謹理稍回冷
和回路、 １２．１３・・・・・・インバータ回路、
１４．１５・・・・・・発光素子駆動用論理積回路
、 １６．１７・・・・・・発光素子、 １８．１
９・・・・・・抵抗、２０・・・・・・直列抵抗、２１
・・・・・・プルダウン抵抗、２２・・・・・・電源端
子 ／４，１５°謹理稍回冷
Claims (1)
- （１）入力信号の論理レベルを検出し２つの発光素子に
て選択的に表示させる回路において、入力信号の入力端
子を、直列抵抗を通して論理和回路の一入力端子に接続
するとともに、該論理和回路の一入力端子とグランドと
の間にプルダウン抵抗を接続し、かつ前記入力端子をイ
ンバータ回路を通して前記論理和回路の他入力端子に接
続し、該論理和回路の論理和出力端子を各発光素子の駆
動回路となる各論理積回路の一入力端に接続し、一方の
論理積回路の他入力端子を前記インバータ回路に接続す
るとともに、他方の論理積回路をインバータ回路を介し
て前記インバータ回路に接続したことを特徴とする論理
レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24692484A JPS61124872A (ja) | 1984-11-21 | 1984-11-21 | 論理レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24692484A JPS61124872A (ja) | 1984-11-21 | 1984-11-21 | 論理レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61124872A true JPS61124872A (ja) | 1986-06-12 |
Family
ID=17155778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24692484A Pending JPS61124872A (ja) | 1984-11-21 | 1984-11-21 | 論理レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61124872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281686B1 (en) * | 1997-12-27 | 2001-08-28 | Arnold Hawkins, Sr. | Nonintrusive power and continuity testing tools |
-
1984
- 1984-11-21 JP JP24692484A patent/JPS61124872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281686B1 (en) * | 1997-12-27 | 2001-08-28 | Arnold Hawkins, Sr. | Nonintrusive power and continuity testing tools |
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