JPH04180310A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04180310A JPH04180310A JP31036290A JP31036290A JPH04180310A JP H04180310 A JPH04180310 A JP H04180310A JP 31036290 A JP31036290 A JP 31036290A JP 31036290 A JP31036290 A JP 31036290A JP H04180310 A JPH04180310 A JP H04180310A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- time
- state
- level
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に不要輻射の低減を図った出力回路に関するも
のである◎ 〔従来の技術〕 第８図に従来のオープンドレイン回路を示す回路図であ
る。
のである◎ 〔従来の技術〕 第８図に従来のオープンドレイン回路を示す回路図であ
る。
図において、 （１（１）はゲートの信号８Ｄ入力よ
りスイッチングを行う出力トランジスタ、 （８（１
）は出力端子、１４）はプルアップ抵抗、ｌｂ）は電源
端子である〇 次に動作について説明する。出力トランジスタ（１ｄ）
のゲートに内部回路の信号日りが入力される。この時、
出力トランジスタ（１ｄ）はＯＦＦ状悪からＯＮ状態に
変化する。同時にスイッチング′＃Ｌ流工ｄが流れる。
りスイッチングを行う出力トランジスタ、 （８（１
）は出力端子、１４）はプルアップ抵抗、ｌｂ）は電源
端子である〇 次に動作について説明する。出力トランジスタ（１ｄ）
のゲートに内部回路の信号日りが入力される。この時、
出力トランジスタ（１ｄ）はＯＦＦ状悪からＯＮ状態に
変化する。同時にスイッチング′＃Ｌ流工ｄが流れる。
出力端子（８ｄ〕は出力トランジスタ（ｌａ）のスイッ
チングにより、電源側の電位から接地側の電位へ変化す
る。
チングにより、電源側の電位から接地側の電位へ変化す
る。
従来の出力回路は以上のように構成されていたので、出
力トランジスタのゲートの入力信号によりトランジスタ
がスイッチングし、同時に出力負荷部分の分布容量から
生ずる１１Ｌ流の放電あるいに充電が行なわれる。この
ため！４図の波形図で示す時刻ｔＤに非常に大きなｔａ
変化が生じ、輻射が発生するという問題点があった。
力トランジスタのゲートの入力信号によりトランジスタ
がスイッチングし、同時に出力負荷部分の分布容量から
生ずる１１Ｌ流の放電あるいに充電が行なわれる。この
ため！４図の波形図で示す時刻ｔＤに非常に大きなｔａ
変化が生じ、輻射が発生するという問題点があった。
この発明は上記のような問題点を解消するためになされ
た吃ので、スイッチング電流の大きな変化を無くすこと
によって不４！輻射を低減することのできる出力回路を
得ることｔ目的とする。
た吃ので、スイッチング電流の大きな変化を無くすこと
によって不４！輻射を低減することのできる出力回路を
得ることｔ目的とする。
この発明に係る出力回路は、オープンドレイン回路、複
数の出力トランジスタ、ｉ数の遅延回路および複数の出
力トランジスタの出力端ヲ接続した出力端子を備えたも
のである。
数の出力トランジスタ、ｉ数の遅延回路および複数の出
力トランジスタの出力端ヲ接続した出力端子を備えたも
のである。
この発明における出力回路は、第１番目に信号が入力さ
れる出力トランジスタのドレイン抵抗を大きくシ、遅延
回路を通して、第２、第８−−−−第Ｎ番目に入力され
る出力トランジスタのドレイン抵抗を順次小さくするこ
とにより、スイッチング電流の大きな変化全抑制し不Ｊ
Ｉ！輻射を低減する。
れる出力トランジスタのドレイン抵抗を大きくシ、遅延
回路を通して、第２、第８−−−−第Ｎ番目に入力され
る出力トランジスタのドレイン抵抗を順次小さくするこ
とにより、スイッチング電流の大きな変化全抑制し不Ｊ
Ｉ！輻射を低減する。
〔実Ｊ！！ＩＮ）
以下、この発明の一実施例を図について説明ｆる。
第１図において＊Ｂ”Ｆｉ内部回路から出力回路に入力
される信号線％ （ｌｃｌ）〜（ＩＣ）は各々信号線５
ｌ−Ｅ１３がゲートに接続された出力トランジスタ、（
ｇａ）ｒｉ信号線（Ｓｌ）が入力側に接続された遅延回
路、９２ ｉｊ信号線（８１）に遅延回路（２ａ）ゲ介
して接続している信号線、（２ｂ）は信号線Ｓ２が入力
側に接続された遅延回路、１ｕｌｌは出力端子で、８つ
の出力トランジスタ（１ａ）〜（ＩＣ）のドレイン側に
接続されている。
される信号線％ （ｌｃｌ）〜（ＩＣ）は各々信号線５
ｌ−Ｅ１３がゲートに接続された出力トランジスタ、（
ｇａ）ｒｉ信号線（Ｓｌ）が入力側に接続された遅延回
路、９２ ｉｊ信号線（８１）に遅延回路（２ａ）ゲ介
して接続している信号線、（２ｂ）は信号線Ｓ２が入力
側に接続された遅延回路、１ｕｌｌは出力端子で、８つ
の出力トランジスタ（１ａ）〜（ＩＣ）のドレイン側に
接続されている。
１４＋ Ｆｉプルアップ抵抗、＋ｌ５ｌｌｊ電源端子で
ある。
ある。
なお、複数の出力トランジスタ（１ａ）〜（１ｃ）ｒｒ
ｉ並列ＶＣ接続されており、複数の遅延回路（ｇａ）（
２ｂ）は複数の出力トランジスタ【１ａ）〜〔１Ｃ）の
入力ゲート間に接続されている。
ｉ並列ＶＣ接続されており、複数の遅延回路（ｇａ）（
２ｂ）は複数の出力トランジスタ【１ａ）〜〔１Ｃ）の
入力ゲート間に接続されている。
次に動作について説明する。第１図の回路についての動
作波形ｔ＠２図を用いて説明する。
作波形ｔ＠２図を用いて説明する。
第１図において、内部回路からの人力信号８１が時刻ｔ
ｏの時ｒＬＪレベルからｒＨＪレベルになると、出力ト
ランジスタｌａが０ＩＰＩＦ状態からＯＮ状態になる。
ｏの時ｒＬＪレベルからｒＨＪレベルになると、出力ト
ランジスタｌａが０ＩＰＩＦ状態からＯＮ状態になる。
このとき出力トランジスタ（１ａ）は、スイッチング電
流の大きな変化を抑制するためドレイン抵抗ｔ−Ａ＜し
ているので、＠４図のドライブ電流より１は緩やかな変
化を示す。
流の大きな変化を抑制するためドレイン抵抗ｔ−Ａ＜し
ているので、＠４図のドライブ電流より１は緩やかな変
化を示す。
次に、出力トランジスタ（ｇａ）の遅延回路’ｋ （ｔ
ｒ−ｔ・）の遅延時間を持つ回路とすれば、時刻１．に
Ｂ２がｒＬＪレベルから「■コレベルになｐ、出力トラ
ンジスタ（１ｂ）はＯＦＦ状態からＯＮ状急となる。こ
の時も出力トランジスタ（１ｂ）のドレイン抵抗を＃１
４１１することで、第４図の様な緩やかなドライブ電流
よりが得られる。同様に遅延回路（ｊｌｂ）に遅延時間
を雪−１１１に設けると、時刻１． に出力トランジ
スタ（］（１りがＯＦＦ状態からＯＮ状態となる。
ｒ−ｔ・）の遅延時間を持つ回路とすれば、時刻１．に
Ｂ２がｒＬＪレベルから「■コレベルになｐ、出力トラ
ンジスタ（１ｂ）はＯＦＦ状態からＯＮ状急となる。こ
の時も出力トランジスタ（１ｂ）のドレイン抵抗を＃１
４１１することで、第４図の様な緩やかなドライブ電流
よりが得られる。同様に遅延回路（ｊｌｂ）に遅延時間
を雪−１１１に設けると、時刻１． に出力トランジ
スタ（］（１りがＯＦＦ状態からＯＮ状態となる。
本実施例の場合、８つの出力トランジスタ（ｌａ）〜（
ＩＣ）のドライブ能力の札が、所望のドライブ能力に相
当する様に設定する。遅延時間は出力回路の−ｊ作速度
と出力トランジスタのドライブ能力に応じて設定する。
ＩＣ）のドライブ能力の札が、所望のドライブ能力に相
当する様に設定する。遅延時間は出力回路の−ｊ作速度
と出力トランジスタのドライブ能力に応じて設定する。
なお、上記実施例では出力トランジスタ（１ａ）〜（Ｉ
Ｃ）にＭ０８トランジスタを用いたオープンドレイン回
Ｗｔを基調とし北出力回路を示したが、オープンコレク
タ回路を基調としたバイポーラトランジスタの場合にお
いても同様の効果を奏する。
Ｃ）にＭ０８トランジスタを用いたオープンドレイン回
Ｗｔを基調とし北出力回路を示したが、オープンコレク
タ回路を基調としたバイポーラトランジスタの場合にお
いても同様の効果を奏する。
以上のようｒにの発明によれば、出力トランジスタを１
狐次ＯＮさせることによってスイッチング電流のピーク
値を低くシ、不ｇ！輻射の少ない出力回路が得られる効
果がある。
狐次ＯＮさせることによってスイッチング電流のピーク
値を低くシ、不ｇ！輻射の少ない出力回路が得られる効
果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例でおる出力回路のオープン
ドレイン回路の回路図１ｇｇｇ１！ｉｉ２は第１図の出
力端子の電位波形（Ｖ、Ｄｌ）電流波形Ｃよりｉ）を示
す波形図、第８図に従来の出力回路のオープンドレイン
回路の回路図、第４図ｒｉ第８図の出力端子の電位波形
・を流涙形を示す波形図である。 図にお−て、（１ａ）〜（１（りは出力トランジスタ。 （ｊｌａ） （ｇｂ）は遅延回路、１３１ Ｆ′ｉ出力
端子、Ｉ４）はプルアップ抵抗、・６１は電源端子を示
す。 なお１図中、同一符号に同一、または相当部分を示す。
ドレイン回路の回路図１ｇｇｇ１！ｉｉ２は第１図の出
力端子の電位波形（Ｖ、Ｄｌ）電流波形Ｃよりｉ）を示
す波形図、第８図に従来の出力回路のオープンドレイン
回路の回路図、第４図ｒｉ第８図の出力端子の電位波形
・を流涙形を示す波形図である。 図にお−て、（１ａ）〜（１（りは出力トランジスタ。 （ｊｌａ） （ｇｂ）は遅延回路、１３１ Ｆ′ｉ出力
端子、Ｉ４）はプルアップ抵抗、・６１は電源端子を示
す。 なお１図中、同一符号に同一、または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 オープンドレイン回路と、このオープンドレイン回路の
出力トランジスタに並列に接続した複数の出力トランジ
スタと、前記オープンドレイン回路の出力トランジスタ
と前記複数の入力トランジスタのゲート間に接続した複
数の遅延回路と、 前記オープンドレイ回路の出力トランジスタと前記複数
の出力トランジスタを並列に接続した出力端子で構成し
たことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31036290A JPH04180310A (ja) | 1990-11-14 | 1990-11-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31036290A JPH04180310A (ja) | 1990-11-14 | 1990-11-14 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180310A true JPH04180310A (ja) | 1992-06-26 |
Family
ID=18004328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31036290A Pending JPH04180310A (ja) | 1990-11-14 | 1990-11-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002233A (ko) * | 1993-06-22 | 1995-01-04 | 프레데릭 얀 스미트 | 노이즈를 감소하는 출력단을 구비한 집적회로 |
| US5739707A (en) * | 1995-09-06 | 1998-04-14 | Lucent Technologies Inc. | Wave shaping transmit circuit |
-
1990
- 1990-11-14 JP JP31036290A patent/JPH04180310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002233A (ko) * | 1993-06-22 | 1995-01-04 | 프레데릭 얀 스미트 | 노이즈를 감소하는 출력단을 구비한 집적회로 |
| US5739707A (en) * | 1995-09-06 | 1998-04-14 | Lucent Technologies Inc. | Wave shaping transmit circuit |
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