JPS61125086A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特に微細化に
適したＭＯＳ　（又はＭＩＳ）構造の半導体装置の製造
方法に係わる。

（発明の技術的背景とその問題点） 半導体装置の分野において、ＭＯ３ＩＣの微細化は目覚
ましいものがある。特に、ＭＯＳトランジスタのスイッ
チング速度の改善の観点から、ゲート電極のチャンネル
長の縮小化が図られている。

しかしながら、チャンネル長が減少するに伴って、素子
特性の面から次のような問題が生じる。

まず、一つにはチャンネル長が減少するにつれて短チヤ
ンネル領域でのトランジスタの同値電圧が浅くなる、い
わゆるショートチャンネル効果を生じることである。即
ち、短チヤンネル領域でトランジスタの閾値電圧が急激
に低下し、素子の製造工程での僅かな変化によって閾値
電圧が大幅に変動する。これは、ソース、ドレイン領域
間の間隙が短くなるため、チャンネル領域において、ソ
ース、ドレイン領域近傍に生じる空乏層の影響が無視で
きなくなり、その結果実効的にチャンネル領域表面を反
転させるに要するゲート電圧が低くなることにより説明
される。一般に、チャンネル領域を形成する基板の電位
は、ソースｗ４域の電位に等しいか、もしくは非常に近
いので、ソース、ドレイン領域間の電界は集中的にドレ
イン領域近傍のチャンネル領域表面で強くなり、従って
閾値電圧の低下に及ぼす影響もこの部分で最も強くなる
。

また、チャンネル長が減少するにつれて、ソース、ドレ
イン領域間に印加される電圧によりチャンネル領域に生
じる電界が強くなり、その結果、チャンネル電流により
インパクトアイオニゼーションの起こる確率が大となる
。インパクトアイオニゼーションにより発生したエレク
トロン又はホールの一部は、半導体基板とゲート絶縁膜
の間のエネルギー障壁を越えてゲート絶縁膜中に飛込み
、ゲート電極に流れ出してゲート電流を生じるが、その
一部はゲート絶縁膜内にトラップされて溜り、トランジ
スタの閾値電圧を変動させたり、チャンネルコンダクタ
ンスを変化させたりする等、トランジスタの動作特性を
変化させ、デバイスの信頼性を損うという大きな原因と
なる。このため、ソース、ドレイン領域間の電界は、集
中的にドレイン領域近傍のチャンネル領域で強くなるた
め、インパクトアイオニゼーションは主として該領域で
起こることになる。

このような問題を軽減する目的で、第３図に示す構造の
ＭＯＳトランジスタが提案されている。

即ち、図中の１はｐ型シリコン基板であり、この基板の
表面にはフィールド酸化膜２が選択的に設けられている
。このフィールド酸化！ｌ！＄２で分離された島状の基
板表面には、ｎ型のソース、ドレイン領域３．４が互い
に電気的に分離して設けられている。前記ソース領域３
は、低濃度（例えば〜１０１７ｕ”）のｎ型拡散層３ｔ
　　（上層）と高濃度（例えば〜１０２０ａｔｒ”　）
のｎ＋型型数散層３２下層）とから構成されている。前
記ドレイン領域４は、低１度（例えば〜１０！ＴＣＩＲ
°３）のｎ型拡散層４１　（上層）と高濃度く　例えば
〜１０２０α°３）のｎゝ型型数散層４２（下Ｍ）とか
ら構成されている。前記ソース、ドレイン領域３．４間
のチャンネル領域を含む基板１表面上には、ゲート醒化
膜５を介して例えば【ｉからなるゲート電極６が設けら
れている。そして、全面に層間絶縁膜７が被覆されてお
り、該絶縁膜７上にはコンタクトホール８を通して前記
ソース、ドレイン領域３．４に夫々接続されたＡ℃配線
９．１０が設けられている。

上記構造のＭＯＳ　トランジスタは１例えば次のような
方法により製造される。まず、ｐ型シリコン基板１を選
択酸化して該基板１を分離するためのフィールド酸化膜
２を形成した後、熱酸化処理を施してフィールド酸化！
！１２で分離された島状の基板１領域（素子領域）表面
に酸化膜５を成長する。つづいて、全面にスパッタリン
グ法により例えば白金シリサイド膜（ヱｔＳｉ膜）を堆
積した後、パターニングして前記酸化膜５上にゲート電
極６を形成する。ひきつづき、前記ゲート電極６及びフ
ィールド酸化ｌ１１２をマスクとしてリンを打込みエネ
ルギー６０ｋｅＶ、ドーズ量１Ｘ１０１２α′２の条件
で酸化ｌＩ５を通して島状の基板１領域にイオン注入し
、再度、同様にゲート電極６及びフィールド酸化１１２
をマスクとして砒素を打込みエネルギー７００ｋｅＶ、
ドーズ徂５Ｘ１０１’αηの条件で酸化膜５を通して島
状の基板１領域にイオン注入する。次いで、９００°Ｃ
ｌ２Ｏ分間程度の熱処理を行なってイオン注入したリン
及び砒素を活性化して前記二層構造のソース、ドレイン
領域３．４を夫々形成する。この後、全面に層悶絶縁膜
７をＨＩ積し、コンタクトホール８の開孔、Ａｎの蒸着
バターニングを行なって前記ソース、ドレイン領域３．
４と接続するＡλ配線９．１０を形成することによりＭ
ＯＳ）−ランジスタを製造する。

上述した第３図図示のＭＯＳトランジスタは次のような
作用をなす。これを第４図を参照して説明する。第４図
は、第３図のトランジスタにおけるドレイン１ｉＪａａ
付近に発生する空乏層及び電位分布状態を示す断面図で
ある。図中の１１は空乏層であり、１２は等電位面（曲
線部分）である。

前記空乏層１１は、低濃度のｎ型拡散１！ｉ４ｔ　とチ
ャンネル領域との接合において、該ｎ型拡散層４１１Ｉ
ｌｌｌにも伸びた状態となるため、ソース、ドレイン領
域３．４間に印加される電圧の一部を該ｎ広拡ａ１４ｔ
で受持つことができる。これによって、ドレイン［４近
傍のチャンネルｖＡ域に集中する電界を著しく弱めるこ
とができる。また、ドレイン類＃４の下層は、不純物濃
度の高いｎ＋型型数散層４２より形成されているため、
等電位面１２が図示のように傾斜する。その結果、ソー
スｍ域からのキャリアの流れは図中の矢印１３に示すよ
うに前記等電位面１２に対して交差する方向に曲げられ
、基板１の表面に集中しようとする電流路を基板１の内
部に拡散する働きがあるので、基板１のより深い部分で
インパクトアイオニゼーションが起こるようになる。こ
うした作用から、第３図図示のトランジスタでは、ドレ
イン類ｖＬ４を構成するｎ型拡散層４１部分近傍におけ
るインパクトアイオニゼーションの発生を防止でき、し
かも、仮に発生したとしても基板１のより深い部分であ
るため、ゲート酸化膜にまで達する確率が低減され、ゲ
ート酸化膜中に飛込むエレクトロン及びホールの数を減
少させてデバイスの信頼性を著しく向上できる。また、
ドレイン領域４は低濃度のｎ広拡散ＷＪ（上り４ｔと高
ＩＮ度のｎ＋型広拡散層下層）４２とから構成されてい
るため、抵抗値を該下層の高濃度のｎ１型拡散ｉ！４２
により低く抑えることができ、ひいてはデバイスの高速
性を確保できる。このような構造のトランジスタは、待
にトランジスタのソースＷ４域とドレイン領域とを反転
させて用いる必要がある場合、例えばメモリセルのトラ
ンスファーゲート等に用いる場合、有効である。

しかしながら、既述した第３図図示のトランジスタ構造
を用いて、特にチャンネル長を短くしていくと、次のよ
うな問題が生じる。即ら、ソース、ドレイン領域間にあ
る程度の電圧を印加すると、ゲート電圧に係わりなく、
ソース、ドレイン領域間を電流が流れる、いわゆるバン
チスルー現象が起り易くなる。バンチスルー電流は、ソ
ース領域及びドレイン領域から基板に向かって延びた空
乏層が互いに盾なり合うことによって、半導体基板中の
表面より深い基板内部にポテンシャルの低い電流経路が
形成され、その部分を電流が流れることにより生じる。

前述した第３図図示の構造のトランジスタでは、ソース
ＩＮ域３、ドレイン領域４を構成する下層の拡散層３２
．４２は高濃度であり、それら拡散Ｊｉ３ｚ　・４２の
内部にはほとんど空乏層が延びず、それら周囲の基板１
側に充分に広い幅の空乏層が延びるため、バンチスルー
現象が起り易くなる。

また、前述した製造方法で説明したようにｎゝ型広拡散
層３２．４２は、ゲート酸化膜６及びフィールド酸化膜
２をマスクとして砒素を高い打込みエネルギーでイオン
注入した後、熱処理を施すことにより形成される。イオ
ン注入される不純物（砒素）は、打込みエネルギーによ
り基板表面より定まった深さにピークを持って分布する
が、この時横方向にも広がって分布する。この場合、横
方向の広がりはマスク窓端部から、おおむね補誤差関数
的な分布となることが知られており、その程度はイオン
注入される不純物原子及び打込みエネルギーによって異
なるが、前述した例のように砒素をシリコン基板に７０
０ｋｅＶの打込みエネルギーでイオン注入する場合には
、約０．１〜０．２μｍＰｉ！度となる。従って、ｎ“
広拡散層３２．４２の間隔は、イオン注入時のマスクと
して使用されるゲート電極の幅より０．２〜０．４μｍ
程度狭められて形成される。その結果、かかる方法を採
用した場合にはパンチスルー現象ば増々起り易くなる。

〔発明の目的〕

本発明は、インパクトアイオニゼーションの発生を防止
できることは勿論、短チャンネル化に伴うバンチスルー
電流の発生を所定の電源電圧を保持した状態で抑制し１
０る半導体装置を提供しようとするものである。

〔発明のＩ！要〕

本発明は、第一導電型の半導体基板の表面に互いに電気
的に分離して設けられた第二導電型のソース、ドレイン
領域と、これら領域間に挟まれたチャンネル領域を少な
くとも含む部分上にゲート絶縁膜を介して設けられたグ
ー１−電極とを具漏し、前記ソース、ドレイン領域を形
成する不純物拡散層のうち、少なくとも前記チャンネル
領域に接するドレイン領域の部分を、上層及び下層より
なる二重層構造とし、かつ上層の不純物濃度を下層の不
純物濃度より低く設定した半導体装置の製造にあたり、
眞記ドレイン領域の上層を前記ゲート電極自体なマスク
として第二導電型の不純物をイオン注入することにより
形成し、前記下層を前記ゲート？ｔｌｉと該電極側面に
設けた壁体をマスクとして第二導ｒｉ型の不純物をイオ
ン注入することにより形成することを特徴とするもので
ある。かがる構成によれば、既述の如くインパクトアイ
オニゼーションの発生を防止できることは勿論、短チャ
ンネル化に伴うパンデスルー電流の発生を所定の′ｌｉ
源電圧電圧持した状態で抑制でき、ひいては高信頼性の
ＭＯＳ　ｌ−ランジスタ等の半導体装置を得ることがで
きる。

〔発明の実施例〕

以下、本発明をｎチャンネルＭＯＳトランジスタに適用
した例について第１図（ａ）〜（ｈ）の製造方法を参照
して説明する。

まず、第１図（ａ）に示すようにｐ型シリコン基板１０
１を選択酸化してた該基板１０１を分離するためのフィ
ールド酸化１１１０２を形成した。

つづいて、１０００℃の酸素雰囲気中で熱酸化処理を施
してフィールド酸化ＩＩ　１０２で分離された島状の基
板１０１領域（素子ｗ４域）に厚さ２５０人の酸化膜１
０３を成長させた。ひきつづき、全面にスパッタリング
法により厚さ３０００人の白金シリサイドｍ　（ＰｔＳ
ｉ膜）を堆積した後、フォトエツチング技術によりパタ
ーニングして前記酸化膜１０３上にｐ　ｔｓ；からなる
ゲート電極１０４を形成した（同図（ｂ）図示）。

次いで、ゲート電極１０４及びフィールド酸化膜１０２
をマスクとしてリンを打込みエネルギー５０ｋｅＶ、ド
ーズ１１Ｘ１０１２ｃａｙ”の条件で酸化膜１０３を通
して島状の基板１０１領域表面にイオン注入したく同図
（Ｃ）図示）。つづいて、ＣＶＤ法により全面に厚さ１
０００〜３０００人の５ｉ０２１１！１１０５を堆積し
た　（同図（ｄ）図示）。つづいて、反応性イオンエツ
チング法により前記ＳｉＯ２腹１０５をその膜厚程度エ
ツチングした。この時、ゲート電極１０４の側面に堆積
されたＳｉＯ２膜１０５は垂直方向の膜厚が厚いため、
ゲート電極１０４の側面にのみＳｉ○２膜１０５′が残
存する（同図（ｅ）図示）。この後、ゲート電極１０４
、残存ＳｉＯ２膜１０５−及びフィールド酸化膜１０２
をマスクとして砒素を打込みエネルギー７００ｋｅＶ、
ドーズ置５×１０”（：ｌ’の条件で酸化膜１０３を通
して島状の基板１０１領域表面にイオン注入したく同図
（ｆ）図示）。

次いで、窒素雰囲気中で９００℃、２０分間程度熱処理
を行なって既にイオン注入したリン及び砒素を活性化し
てｎ型のソース領域１０６及びレイン領域１０７を夫々
形成した　（同図（Ｑ）図示）。こうして形成されたソ
ース、ドレイン領域１０６．１０７は、夫々上層側に位
置した低濃度のｎ型拡散層１０６ｒ　、１０７ｔ　と下
層側に位置した高濃度のｎ＋型型数散層１０６２１０７
２との二層構造からなる。本実施例の場合、前記ｎ型拡
散層１０６ｒ　、１０７ｔはｌＸ１０１７α°３程度の
不純物濃度をを持ち、０．１５μｍ程度の厚すヲ有し、
前記ｎ１型拡散層１０６２．１０７２はｌＸ１０１９ｃ
ｍ”程度の不純物濃度を持ち、０．８μｍ程度の厚さを
有する。

次イテ、全面に厚ｇ８０００Ａ（７）ＣＶＤ−８１０２
Ｇ１０８を堆積し、コンタクトホール１０９を開口した
後、Ａ℃、１の蒸着、パターニングにより前記ソース、
ドレイン領域１０６．１０７と夫々コンタクトホール１
０９を通して接続されたＡ℃配線１１０．１１１を形成
してｎチャンネルＭＯＳトランジスタを製造した　（同
図（ｈ）図示）。

しかして、本発明方法ではドレイン領域１０７を構成す
る比較的低濃度のｎ型拡散層１ｏ７１はゲートｌ１ｉｉ
１０４をマスクとしてリンを、比較的高濃度のｎ＋型広
拡散層１ｏ７２ゲート電１１０４及び残存５１０２膜１
０５−をマスクとして砒素を夫々イオン注入することに
より形成される。

発明の技術的背景及びその問題点で既述したように高濃
度のｎ＋型型数散層１０７２形成するためにはシリコン
基板１０１中に７００ｋｅＶの打込みエネルギーでイオ
ン注入された砒素イオンの横方向分布の広がりはマスク
窓端より０．１〜０゜２μｍであるが、本発明方法にお
いては、それに相当する、もしくはそれ以上の厚みの５
１０２膜１０５′をゲート電極１０４の側面に残存させ
た状態で砒素のイオン注入を行なうため、イオン注入時
の横方向分布の広がりの影響を打消すことができる。従
って、ソース領域１０６とドレイン領域１０７との間隙
を充分に確保でき、バンチスルー現象の発生を抑制する
ことができる。

また、既述したように、一般にチャンネル領域を形成す
る基板の電位はソース領域の電位と等しいか、もしくは
非常に近いので、ソース領域及びドレイン領域から基板
中に延びる空乏層の幅はドレイン領域側の方がはるかに
大きい。従って、前述した二層構造は、ドレイン１０７
例のみに実施すれば充分である。但し、本実施例のよう
にソース領域１０６側にもｎ型拡散層１ｏ６１とｎ＋型
抵拡散層１０６２二層構造にすることによって、該ｎ４
″型拡散層１０６２によりソース領域１０６の抵抗値を
低く抑えることができ、ひいてはデバイスの高速性を確
保できる。しかも、ドレイン領域１０７のみならず、ソ
ース領域１０６もｎ型拡散ｆｆ１１０６ｔとｎ＋型広拡
ｉｆ［層１０６２の二層構造になっても不都合がないた
め、新たなマスク合せ等が不要となり、製造プロセスの
繁雑化を避けることができる。

なお１本発明は上述した第１図（ａ）〜（ｈ）に示す工
程により〜ＩＯＳトランジスタを製造する方法に限定き
れない。例えば、第１図（Ｃ）の工程においてリンのイ
オン注入を行なう館又は後に同図（ｆ）での砒素のイオ
ン注入時より僅かに少ないドーズｆｆ１（ＩＸ１０１３
国゛ｉ〜ｌＸ１０１４（Ｊｌ′２＞で、ボロンを１５０
ｋｅＶの打込みエネルギーでイオン注入し、以下実施例
と同様な方法によって第２図に示すようにソース、ドレ
イン１０７例１０６．１０７を構成する比較的高濃度の
ｎ１型拡散層１０６２．１０７２のチャンネル領域側に
比較的高濃度のｐ＋型型数散層１１２１１２を形成して
ｎチャンネルＭＯ３ｔ−ランジスタを製造してもよい。

このような方法により製造された１〜ランジスタは、ソ
ース、ドレイン領域１０６，１０７を構成する下層側の
ｎ４″型拡散層１０６２．１０７２のチャンネル領域側
にｐ′型広拡散層１１２１１２が設けられているため、
ソース、ドレインｌｂ！Ａ１０６．１０７の間に延びる
空乏層の幅を前記ｐ４″４″型拡散１２，１１２により
抑えることができ、ひいてはより効果的にパンチスルー
電流の発生を抑制できる。なお、前記ボロンのイオン注
入は第１図（Ｃ）工程、つまり低濃度の拡散層を形成す
るための工程のみならず、第１図（ｆ）の工程、つまり
高濃度の拡散層を形成する工程の前後に行なってもよい
。

上記実施例では、二層構造の不純物拡散層からなるソー
ス、ドレイン領域の形成を、いずれもｎ型不純物である
リンをゲート電穫をマスクとし、その後砒素をゲート電
極及び残存５１０２躾をマスクとする方法を採用したが
、これに限定されない。例えば、予めゲート電極及び残
存５ｉＯ２Ｊｌをマスクとしてｎ＋−型拡散層を形成し
た後、残存５ｉＯｚ股を除去し、該拡散層の表面部分に
ｎ型不純物を拡散又はイオン注入して低濃度のｎ型拡散
層を形成してもよい。

上記実施例においてはソース、ドレイン領域１０６．１
０７表面側のｎ型拡散層１０６１，１０７１は低濃度で
あるため、ソース、ドレイン領域１０６．１０７とＡ２
配線１１０．１１１との間には良好なオーミックコンタ
クトをとるのが難しくなる場合があるが、ＣＶＤ−３１
０２膜１０８にコンタクホール１０９を開口した後、該
コンタクトホール１０９を通してｎ型不純１カを選択的
にソース、ドレイン領域１０６，１０７表面側のｎ型拡
散層１０６ｚ　、１０７１に拡散すれば、良好なオーミ
ックコンタクトをとることが可能となる。

上記実施例では、ゲート電極を？ｔＳｉで形成したが、
これに限定されない。例えば、Ｗ、ＭＯ。

Ｐｄ、Ｐｔ、などの金属、又はｐｔを除くこれら金属の
シリサイド、そのたＰｌＡｓ、８などの不純物をドープ
した多結晶シリコンから形成してもよい。

上記実施例では、ｎチャンネルＭＯＳトランジスタにつ
いて説明したが、ｎチャンネルＭＯＳトランジスタ、相
補型ＭＯＳトランジスタ等にも同様に適用できる。

上記実施例では、シリコン基板を用いたＭＯＳトランジ
スタについて説明したが、絶縁基板上に半導体層を成長
させたもの（例えばＳＯ８基板等）を用いてもよく、或
いはＱｅ、Ｑａ７１１．ｓ等の他の半導体基板を使用す
ることも可能である。

〔発明の効果〕

以上詳述した如く、本発明によればチャンネル長の減少
に伴う閾値電圧の低下や、チャンネル領域でのインパク
トアイオニゼーションに基づくデバイスの信頼性の低下
を防止しつつ、ソース、ドレイン領域の低抵抗化を確保
でき、更にソース、ドレイン領域間を流れるパンチスル
ー電流を効果的に抑制できる高性能、高速性、高信頼性
のＭＯＳトランジスタ等の半導体装置の製造方法を提供
できる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の実施例におけるｎチャ
ンネルＭＯＳトランジスタの製造工程を示す断面図、第
２図は、本発明の他の実施例を示すｎチャンネルＭＯ３
ｌ−ラン９の断面図、第３図は従来のｎチャンネルＭＯ
Ｓトランジスタを示す断面図、第４図は第３図のドレイ
ン領域付近に発生する空乏層及び電位分布状態を説明す
るための断面図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・酸化膜、１０４・・・ゲートＴ
ｉ極、１０５　＝−・・残存５１０２ｖＡ、１０６−ソ
ースｆｌｉ域、１０７　・・・ドレイン領域、１０６　
ｔ　、１０７　ｔ　−ｎ型数散層、１０６２．１０７２
・・・ｎ＋型型数散層１１０．１１１・・・Ａ２配線、
１１２・・・ｐ＋型広拡！Ｉ。 出願人代理人　弁理士　鈴江武彦 第　２！！！Ｉ 第４図

Claims (2)

【特許請求の範囲】
1. （１）第一導電型の半導体基板の表面に互いに電気的に
   分離して設けられた第二導電型のソース、ドレイン領域
   と、これら領域間に挟まれたチャンネル領域を少なくと
   も含む部分上にゲート絶縁膜を介して設けられたゲート
   電極とを具備し、前記ソース、ドレイン領域を形成する
   不純物拡散層のうち、少なくとも前記チャンネル領域に
   接するドレイン領域の部分を、上層及び下層よりなる二
   重層構造とし、かつ上層の不純物濃度を下層の不純物濃
   度より低く設定した半導体装置の製造にあたり、前記ド
   レイン領域の上層を前記ゲート電極自体をマスクとして
   第二導電型の不純物をイオン注入することにより形成し
   、前記下層を前記ゲート電極と該電極側面に設けた壁体
   をマスクとして第二導電型の不純物をイオン注入するこ
   とにより形成することを特徴とする半導体装置の製造方
   法。
2. （２）ドレイン領域の上層もしくは下層を形成する第二
   導電型のイオン注入工程と同時に、第一導電型の不純物
   を下層を形成するための不純物のイオン注入時の注入深
   さのピーク位置と同等もしくほぼ同等のピーク位置を持
   つような打込みエネルギーで、かつ同下層を形成するた
   めの不純物のイオン注入時のドーズ量を越えないドーズ
   量の条件でイオン注入することを特徴とする特許請求の
   範囲第１項記載の半導体装置の製造方法。