JPS61126682A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS61126682A JPS61126682A JP59247657A JP24765784A JPS61126682A JP S61126682 A JPS61126682 A JP S61126682A JP 59247657 A JP59247657 A JP 59247657A JP 24765784 A JP24765784 A JP 24765784A JP S61126682 A JPS61126682 A JP S61126682A
- Authority
- JP
- Japan
- Prior art keywords
- node
- transistors
- precharge
- potential level
- decoder circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタを用いたデコーダ回路、と
くにダイナミック型のデコーダ回路に関するものである
。
くにダイナミック型のデコーダ回路に関するものである
。
従来、ＭＯＳトランジスタを用いたダイナミック型のデ
コーダ回路をＮチャネルトランジスタの直列接続で構成
した例として、第２図に示すものがあった。第２図にお
いて、Ｎ、、ＮＣはプリチャージ信号の反転信号−西が
人力される入力端子、Ｎ１〜Ｎ、はアドレスデータＡ１
〜Ａｔが人力される入力端子、Ｔ、〜Ｔ、はアドレスデ
ータＡ１〜Ａ、をゲート入力としそれぞれのソースとド
レインとが互いに直列に接続されたＮチャネルトランジ
スタ、ｎ０〜ｎｕはＮチャネルトランジスタＴ、〜Ｔ、
の接続点としてのノード、Ｕｃはプリチャージ信号の反
転信号■をゲート入力としソースが接地されドレインが
ノードｎｔに接続されたｎチャネルトランジスタ、Ｕｏ
はプリチャージ信号の反転信号Ｐ。
コーダ回路をＮチャネルトランジスタの直列接続で構成
した例として、第２図に示すものがあった。第２図にお
いて、Ｎ、、ＮＣはプリチャージ信号の反転信号−西が
人力される入力端子、Ｎ１〜Ｎ、はアドレスデータＡ１
〜Ａｔが人力される入力端子、Ｔ、〜Ｔ、はアドレスデ
ータＡ１〜Ａ、をゲート入力としそれぞれのソースとド
レインとが互いに直列に接続されたＮチャネルトランジ
スタ、ｎ０〜ｎｕはＮチャネルトランジスタＴ、〜Ｔ、
の接続点としてのノード、Ｕｃはプリチャージ信号の反
転信号■をゲート入力としソースが接地されドレインが
ノードｎｔに接続されたｎチャネルトランジスタ、Ｕｏ
はプリチャージ信号の反転信号Ｐ。
をゲート入力しソースが電源に接続されドレインがノー
ドｎ０に接続されノードｎ０をプリチャージするＰチャ
ネルトランジスタ、Ｉｖはノードｎ。上の信号を入力と
するインバータである。
ドｎ０に接続されノードｎ０をプリチャージするＰチャ
ネルトランジスタ、Ｉｖはノードｎ。上の信号を入力と
するインバータである。
次にこのように構成された回路の動作について第３図を
用いて説明する。まず、第３図（ａ）に示すプリチャー
ジ信号の反転信号りが低電位レベルとなるプリチャージ
時ｔ、においては、プリチャージ用のＰチャネルトラン
ジスタビ０はオンし、第３図（Ｃ１に示すノードｎ０を
高電位レベル２ヘプリチヤージする。同時にＮチャネル
トランジスタＵｏはオフし、第３図（ｂ）に示すアドレ
スデータＡ。
用いて説明する。まず、第３図（ａ）に示すプリチャー
ジ信号の反転信号りが低電位レベルとなるプリチャージ
時ｔ、においては、プリチャージ用のＰチャネルトラン
ジスタビ０はオンし、第３図（Ｃ１に示すノードｎ０を
高電位レベル２ヘプリチヤージする。同時にＮチャネル
トランジスタＵｏはオフし、第３図（ｂ）に示すアドレ
スデータＡ。
〜Ａ、によりＮチャネルトランジスタＴ、−ＴＬが全て
オンした場合、ノードｎ０にプリチャージされた電荷が
接地へ流出するのを防ぐ。
オンした場合、ノードｎ０にプリチャージされた電荷が
接地へ流出するのを防ぐ。
次にプリチャージ信号の反転信号［が高電位レベルとな
る非プリチャージ時ｔ２においては、Ｐチャネルトラン
ジスタビ０はオフし、ＮチャネルトランジスタＵｃはオ
ンする。ＮチャネルトランジスタＴ、〜Ｔｔは、それぞ
れ、アドレスデータＡ１〜Ａ、が高電位レベルのときオ
ンし、低電位レベルのときオフするから、アドレスデー
タＡ１〜Ａ、がすべで高電位レベルならば非プリチャー
ジ時ｔ２においてＮチャネルトランジスタＴ、−Ｔｔお
よびＵｃがすべてオンし、ノードｎ０にプリチャージ時
ｔ、にプリチャージされた電荷は接地へ放電されノード
ｎ０は低電位レベル１となり、第３図（ｄ）に示すイン
バータＩｖの出力は高電位レベル３となる。この状態を
選択状態と呼ぶ。また、アドレスデータＡ Ｉ−Ａ ｔ
のうちひとつでも低電５１位レベルであれば、Ｎチャネ
ルトランジスタＴ１〜Ｔ、のうちその低電位レベルとな
ったアドレスデータに対応するＮチャネルトランジスタ
がオフしているので、プリチャージ時ｔ、にノードｎ０
にプリチャージされた電荷は非プリチャージ時ｔ２にな
っても放電されず、ノードｎ０は高電位レベル２のまま
であり、インバータＩｖの出力は低電位レベル４となる
。この状態を非選択状態と呼ぶ。
る非プリチャージ時ｔ２においては、Ｐチャネルトラン
ジスタビ０はオフし、ＮチャネルトランジスタＵｃはオ
ンする。ＮチャネルトランジスタＴ、〜Ｔｔは、それぞ
れ、アドレスデータＡ１〜Ａ、が高電位レベルのときオ
ンし、低電位レベルのときオフするから、アドレスデー
タＡ１〜Ａ、がすべで高電位レベルならば非プリチャー
ジ時ｔ２においてＮチャネルトランジスタＴ、−Ｔｔお
よびＵｃがすべてオンし、ノードｎ０にプリチャージ時
ｔ、にプリチャージされた電荷は接地へ放電されノード
ｎ０は低電位レベル１となり、第３図（ｄ）に示すイン
バータＩｖの出力は高電位レベル３となる。この状態を
選択状態と呼ぶ。また、アドレスデータＡ Ｉ−Ａ ｔ
のうちひとつでも低電５１位レベルであれば、Ｎチャネ
ルトランジスタＴ１〜Ｔ、のうちその低電位レベルとな
ったアドレスデータに対応するＮチャネルトランジスタ
がオフしているので、プリチャージ時ｔ、にノードｎ０
にプリチャージされた電荷は非プリチャージ時ｔ２にな
っても放電されず、ノードｎ０は高電位レベル２のまま
であり、インバータＩｖの出力は低電位レベル４となる
。この状態を非選択状態と呼ぶ。
以上のように、このデコーダ回路はアドレスデータＡ
ｌ−Ａ ｔにより選択または非選択状態となり、インバ
ータＩｖはそれぞれ高電位レベル３または低電位レベル
４を出力する。プリチャージ時１、においては、Ｎチャ
ネルトランジスタＴ、〜ＴＬのうちオフしているＮチャ
ネルトランジスタで最も右側（ノードｎ０側）にあるも
のの右側のノードは全てプリチャージされる。たとえば
、アドレスデータＡ、−２のみが低電位レベルでアドレ
スデータＡ１〜Ａ Ｌ −：ｌ ｌ Ａ ｔ −ｒ ＋
Ａ ｔが高電位レベルである非選択状態の場合、Ｎ
チャネルトランジスタＴ１〜Ｔ、のうち’ｒｔ−ｚのみ
オフで他はオンであるので、プリチャージ時１．におい
ては、ノードｎ０はＰチャネルトランジスタビ０より直
接プリチャージされ、ノードｎ１＝ｆｌＬ−３は、それ
ぞれのノードとノードｎ０間にあるオンしているｎチャ
ネルトランジスタＴ１〜Ｔ、−１を介してプリチャージ
される。
ｌ−Ａ ｔにより選択または非選択状態となり、インバ
ータＩｖはそれぞれ高電位レベル３または低電位レベル
４を出力する。プリチャージ時１、においては、Ｎチャ
ネルトランジスタＴ、〜ＴＬのうちオフしているＮチャ
ネルトランジスタで最も右側（ノードｎ０側）にあるも
のの右側のノードは全てプリチャージされる。たとえば
、アドレスデータＡ、−２のみが低電位レベルでアドレ
スデータＡ１〜Ａ Ｌ −：ｌ ｌ Ａ ｔ −ｒ ＋
Ａ ｔが高電位レベルである非選択状態の場合、Ｎ
チャネルトランジスタＴ１〜Ｔ、のうち’ｒｔ−ｚのみ
オフで他はオンであるので、プリチャージ時１．におい
ては、ノードｎ０はＰチャネルトランジスタビ０より直
接プリチャージされ、ノードｎ１＝ｆｌＬ−３は、それ
ぞれのノードとノードｎ０間にあるオンしているｎチャ
ネルトランジスタＴ１〜Ｔ、−１を介してプリチャージ
される。
従来のデコーダ回路は以上のように構成されてへ いた
ので、アドレスデータのビット数が増え直列接続される
トランジスタの数が多くなると、これらのトランジスタ
のオン時のソース・ドレイン間の抵抗骨のため、プリチ
ャージ時においてノードｎ０より遠い所のトランジスタ
間の接続点のノードのプリチャージに時間がかかり長い
プリチャージ時間を必要とした。また、十分なプリチャ
ージ時間が取れないと、各接続点ノードが十分にプリチ
ャージされないため、非プリチャージ時においてノード
ｎ０の電位が低下し、インバータ■７のしきい値電圧よ
り低くなると非選択状態であっても選択状態とみなすよ
うな誤動作をしてしまうなどの問題があった。
ので、アドレスデータのビット数が増え直列接続される
トランジスタの数が多くなると、これらのトランジスタ
のオン時のソース・ドレイン間の抵抗骨のため、プリチ
ャージ時においてノードｎ０より遠い所のトランジスタ
間の接続点のノードのプリチャージに時間がかかり長い
プリチャージ時間を必要とした。また、十分なプリチャ
ージ時間が取れないと、各接続点ノードが十分にプリチ
ャージされないため、非プリチャージ時においてノード
ｎ０の電位が低下し、インバータ■７のしきい値電圧よ
り低くなると非選択状態であっても選択状態とみなすよ
うな誤動作をしてしまうなどの問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、直列のＭＯＳトランジスタが多
数になっても、各トランジスタ間の接続点のノードを迅
速にプリチャージできるデコーダ回路を提供することに
ある。
の目的とするところは、直列のＭＯＳトランジスタが多
数になっても、各トランジスタ間の接続点のノードを迅
速にプリチャージできるデコーダ回路を提供することに
ある。
ｃ問題点を解決するための手段〕
このような目的を達成するために本発明は、直列に接続
されたＭＯＳトランジスタと同一の型のチャネルを有し
ＭＯ５Ｉ−ランジスタの接続点のうちの１以上の接続点
に接続されたＭＯ５Ｉ−ランジスタから成るプリチャー
ジ回路を設けるようにしたものである。
されたＭＯＳトランジスタと同一の型のチャネルを有し
ＭＯ５Ｉ−ランジスタの接続点のうちの１以上の接続点
に接続されたＭＯ５Ｉ−ランジスタから成るプリチャー
ジ回路を設けるようにしたものである。
本発明においては、直列に接続されたＭＯＳトランジス
タの接続点のノードは、このＭＯＳトランジスタと同一
の型のＭＯＳトランジスタによりプリチャージされる。
タの接続点のノードは、このＭＯＳトランジスタと同一
の型のＭＯＳトランジスタによりプリチャージされる。
第１図に本発明に係わるデコーダ回路の一実施例を示す
。第１図において、Ｎ、、Ｎｂはプリチャージ信号Ｐ、
が入力される入力端子、Ｕｔ−ｚ＋ Ｕｔ−４は、それ
ぞれ、プリチャージ信号Ｐ、、をゲート入力とし、トレ
インが電源、ソースがノードｎ ｔ−ｚ＋ｎＬ−４に接
続され、ノードｎ Ｌ −Ｚ ＋ ｎ Ｌ −４をプ
リチャージするＮチャネルトランジスタである。第１図
において第２図と同一部分又は相当部分には同一符号が
付しである。
。第１図において、Ｎ、、Ｎｂはプリチャージ信号Ｐ、
が入力される入力端子、Ｕｔ−ｚ＋ Ｕｔ−４は、それ
ぞれ、プリチャージ信号Ｐ、、をゲート入力とし、トレ
インが電源、ソースがノードｎ ｔ−ｚ＋ｎＬ−４に接
続され、ノードｎ Ｌ −Ｚ ＋ ｎ Ｌ −４をプ
リチャージするＮチャネルトランジスタである。第１図
において第２図と同一部分又は相当部分には同一符号が
付しである。
このように構成されたデコーダ回路の動作について説明
する。まず、入力端子Ｎ、、Ｎｂに入力されるプリチャ
ージ信号Ｐ、が高電位レベル、プリチャージ信号の反転
信号［が低電位レベルとなるプリチャージ時においては
、プリチャージのためのＰチャネルトランジスタＵ０お
よびＮチャネルトランジスタＵ Ｌ −ｚ ＋ Ｕ
Ｌ −ａはオンし、それぞれ、ノードｎ０およびノード
ｒｌＬ−２＋ ｎｔ−４をプリチャージする。ただし
この場合、ノードｎ０は電源と同じ電位レベルヘチャー
ジアップされるが、ノードｎ Ｌ−２、ｎ Ｌ−４はこ
れをプリチャージするトランジスタＵＬ−２＋ ＵＬ
−４がＮチャネルであるために電源の電位レベルよりこ
のＮチャネルトランジスタＵ、、、ＵＬ−、のしきい値
電圧骨だけ低い電圧にチャージアップされる。また、プ
リチャージ時においては、ＮチャネルトランジスタＵｃ
をオフし、各ノードにプリチャージされた電荷が接地へ
流出されるのを防ぐ。
する。まず、入力端子Ｎ、、Ｎｂに入力されるプリチャ
ージ信号Ｐ、が高電位レベル、プリチャージ信号の反転
信号［が低電位レベルとなるプリチャージ時においては
、プリチャージのためのＰチャネルトランジスタＵ０お
よびＮチャネルトランジスタＵ Ｌ −ｚ ＋ Ｕ
Ｌ −ａはオンし、それぞれ、ノードｎ０およびノード
ｒｌＬ−２＋ ｎｔ−４をプリチャージする。ただし
この場合、ノードｎ０は電源と同じ電位レベルヘチャー
ジアップされるが、ノードｎ Ｌ−２、ｎ Ｌ−４はこ
れをプリチャージするトランジスタＵＬ−２＋ ＵＬ
−４がＮチャネルであるために電源の電位レベルよりこ
のＮチャネルトランジスタＵ、、、ＵＬ−、のしきい値
電圧骨だけ低い電圧にチャージアップされる。また、プ
リチャージ時においては、ＮチャネルトランジスタＵｃ
をオフし、各ノードにプリチャージされた電荷が接地へ
流出されるのを防ぐ。
次にプリチャージ信号Ｐ、が低電位レベルとなる非プリ
チャージ時においては、プリチャージのためのＰチャネ
ルトランジスタＵ０およびＮチャネルトランジスタＵ、
２．Ｕ、−、はオフし、ＮチャネルトランジスタＵｃは
オンする。以降の動作は従来例と同様である。
チャージ時においては、プリチャージのためのＰチャネ
ルトランジスタＵ０およびＮチャネルトランジスタＵ、
２．Ｕ、−、はオフし、ＮチャネルトランジスタＵｃは
オンする。以降の動作は従来例と同様である。
このような動作により、各ノードのグリチャージを迅速
に行ない、直列接続されるトランジスタが多数になって
も短時間に確実にプリチャージができ、誤動作を防ぐ効
果がある。
に行ない、直列接続されるトランジスタが多数になって
も短時間に確実にプリチャージができ、誤動作を防ぐ効
果がある。
なお本実施例においては、ノードｎ０をプリチャージす
る回路としてＰチャネルトランジスタＵ０を用いたが、
これの代わりにプリチャージ信号Ｐ。
る回路としてＰチャネルトランジスタＵ０を用いたが、
これの代わりにプリチャージ信号Ｐ。
をゲート入力とするＮチャネルトランジスタを用いても
よい。また本実施例においては、デコーダ回路を構成す
る直列接続されたトランジスタとしてＮチャネルトラン
ジスタを用いた回路を示したが、これをＰチャネルトラ
ンジスタで構成されたデコーダ回路に適用しても同様の
効果がある。
よい。また本実施例においては、デコーダ回路を構成す
る直列接続されたトランジスタとしてＮチャネルトラン
ジスタを用いた回路を示したが、これをＰチャネルトラ
ンジスタで構成されたデコーダ回路に適用しても同様の
効果がある。
以上説明したように本発明は、デコーダ回路を構成する
直列接続されたトランジスタ間の接続点としてのノード
に、このトランジスタと同じ型のチャネルのトランジス
タで構成したプリチャージ回路を接続するようにしたの
で、集積回路化する場合に面積の増加を最小限に押さえ
、各ノードのプリチャージを迅速に行ない、直列接続さ
れるトランジスタが多数になっても短時間に確実にプリ
チャージができ、誤動作を防ぐ効果がある。
直列接続されたトランジスタ間の接続点としてのノード
に、このトランジスタと同じ型のチャネルのトランジス
タで構成したプリチャージ回路を接続するようにしたの
で、集積回路化する場合に面積の増加を最小限に押さえ
、各ノードのプリチャージを迅速に行ない、直列接続さ
れるトランジスタが多数になっても短時間に確実にプリ
チャージができ、誤動作を防ぐ効果がある。
第１図は本発明に係わるデコーダ回路の一実施例を示す
回路図、第２図は従来のデコーダ回路の回路図、第３図
はその動作を説明するためのタイミング図である。 Ｎｏ、Ｎ−、Ｎｂ、ＮＣ＋ Ｎｌ〜Ｎ、・・・・入力
端子、Ｕｏ・・・・Ｐチャネルトランジスタ、Ｕ、−４
＋ Ｕｔ−ｚ＋ ｕｃ、 、 Ｔ＋〜Ｔ、・・・・
Ｎチャネルトランジスタ、ｎ０〜ｎｔ・・・・ノード、
Ｔｖ・・・・インバータ。
回路図、第２図は従来のデコーダ回路の回路図、第３図
はその動作を説明するためのタイミング図である。 Ｎｏ、Ｎ−、Ｎｂ、ＮＣ＋ Ｎｌ〜Ｎ、・・・・入力
端子、Ｕｏ・・・・Ｐチャネルトランジスタ、Ｕ、−４
＋ Ｕｔ−ｚ＋ ｕｃ、 、 Ｔ＋〜Ｔ、・・・・
Ｎチャネルトランジスタ、ｎ０〜ｎｔ・・・・ノード、
Ｔｖ・・・・インバータ。
Claims (1)
- ソースとドレインとが相互に直列に接続されたＭＯＳ
トランジスタを用いたダイナミック動作を行なうデコー
ダ回路において、前記ＭＯＳトランジスタと同一の型の
チャネルを有し前記ＭＯＳトランジスタの接続点のうち
の１以上の接続点に接続されたＭＯＳトランジスタから
成るプリチャージ回路を具備してなり、前記接続点は前
記プリチャージ回路によりプリチャージされることを特
徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247657A JPS61126682A (ja) | 1984-11-22 | 1984-11-22 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247657A JPS61126682A (ja) | 1984-11-22 | 1984-11-22 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126682A true JPS61126682A (ja) | 1986-06-14 |
| JPH053680B2 JPH053680B2 (ja) | 1993-01-18 |
Family
ID=17166733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247657A Granted JPS61126682A (ja) | 1984-11-22 | 1984-11-22 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126682A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024066A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS60109926A (ja) * | 1983-11-18 | 1985-06-15 | Nec Corp | 半導体回路 |
-
1984
- 1984-11-22 JP JP59247657A patent/JPS61126682A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024066A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS60109926A (ja) * | 1983-11-18 | 1985-06-15 | Nec Corp | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053680B2 (ja) | 1993-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4061933A (en) | Clock generator and delay stage | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| US5537060A (en) | Output buffer circuit for memory device | |
| US5604705A (en) | Static random access memory sense amplifier | |
| US4959646A (en) | Dynamic PLA timing circuit | |
| KR890003488B1 (ko) | 데이터 전송회로 | |
| JPH0612632B2 (ja) | メモリ回路 | |
| US4827160A (en) | Dynamic decoder circuit with charge-sharing prevention means | |
| EP0023847B1 (en) | Semiconductor circuit for a dynamic random access memory | |
| EP0220721B1 (en) | Sense or differential amplifier circuit | |
| JPS587931A (ja) | Ｐｌａ装置 | |
| JPS5856198B2 (ja) | 半導体記憶装置 | |
| EP0035408A2 (en) | Circuit for maintaining the potential of a node of a MOS dynamic circuit | |
| US4802128A (en) | Bit line driver | |
| US4101788A (en) | Mos buffer circuit | |
| EP0058273B1 (en) | Two-level threshold circuitry for large scale integrated circuit memories | |
| US3976892A (en) | Pre-conditioning circuits for MOS integrated circuits | |
| JPH0149969B2 (ja) | ||
| US4379345A (en) | Dynamic read amplifier for metal-oxide-semiconductor memories | |
| US5550777A (en) | High speed, low power clocking sense amplifier | |
| US5530380A (en) | Decoder circuit which resists a fluctuation of a power supply | |
| JPS61126682A (ja) | デコ−ダ回路 | |
| JPS61222096A (ja) | Ｃｍｏｓ ｒｏｍデ−タ選択回路 | |
| US20010052801A1 (en) | Sense amplifier for integrated circuits using pmos transistors | |
| JP3355513B2 (ja) | 論理回路 |