JPH053680B2 - - Google Patents
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- Publication number
- JPH053680B2 JPH053680B2 JP59247657A JP24765784A JPH053680B2 JP H053680 B2 JPH053680 B2 JP H053680B2 JP 59247657 A JP59247657 A JP 59247657A JP 24765784 A JP24765784 A JP 24765784A JP H053680 B2 JPH053680 B2 JP H053680B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- transistors
- precharge
- potential level
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOSトランジスタを用いたデコーダ
回路、とくにダイナミツク型のデコーダ回路に関
するものである。
回路、とくにダイナミツク型のデコーダ回路に関
するものである。
従来、MOSトランジスタを用いたダイナミツ
ク型のデコーダ回路をＮチヤネルトランジスタの
直列接続で構成した例として、第２図に示すもの
があつた。第２図において、N0，Ncはプリチヤ
ージ信号の反転信号rが入力される入力端子、
N1〜NLはアドレスデータA1〜ALが入力される入
力端子、T1〜TLはアドレスデータA1〜ALをゲー
ト入力としそれぞれのソースとドレインとが互い
に直列に接続されたＮチヤネルトランジスタ、n0
〜nLはＮチヤネルトランジスタT1〜TLの接続点
としてのノード、Ucはプリチヤージ信号の反転
信号rをゲート入力としソースが接地されドレイ
ンがノードnLに接続されたｎチヤネルトランジス
タ、U0はプリチヤージ信号の反転信号rをゲー
ト入力しソースが電源に接続されドレインがノー
ドn0に接続されノードn0をプリチヤージするＰチ
ヤネルトランジスタ、Ivはノードn0上の信号を入
力とするインバータである。
ク型のデコーダ回路をＮチヤネルトランジスタの
直列接続で構成した例として、第２図に示すもの
があつた。第２図において、N0，Ncはプリチヤ
ージ信号の反転信号rが入力される入力端子、
N1〜NLはアドレスデータA1〜ALが入力される入
力端子、T1〜TLはアドレスデータA1〜ALをゲー
ト入力としそれぞれのソースとドレインとが互い
に直列に接続されたＮチヤネルトランジスタ、n0
〜nLはＮチヤネルトランジスタT1〜TLの接続点
としてのノード、Ucはプリチヤージ信号の反転
信号rをゲート入力としソースが接地されドレイ
ンがノードnLに接続されたｎチヤネルトランジス
タ、U0はプリチヤージ信号の反転信号rをゲー
ト入力しソースが電源に接続されドレインがノー
ドn0に接続されノードn0をプリチヤージするＰチ
ヤネルトランジスタ、Ivはノードn0上の信号を入
力とするインバータである。
次にこのように構成された回路の動作について
第３図を用いて説明する。まず、第３図ａに示す
プリチヤージ信号の反転信号rが低電位レベルと
なるプリチヤージ時t1においては、プリチヤージ
用のＰチヤネルトランジスタU0はオンし、第３
図ｃに示すノードn0を高電位レベル２へプリチヤ
ージする。同時にＮチヤネルトランジスタUcは
オフし、第３図ｂに示すアドレスデータA1〜AL
によりＮチヤネルトランジスタT1〜TLが全てオ
ンした場合、ノードn0にプリチヤージされた電荷
が接地へ流出するのを防ぐ。
第３図を用いて説明する。まず、第３図ａに示す
プリチヤージ信号の反転信号rが低電位レベルと
なるプリチヤージ時t1においては、プリチヤージ
用のＰチヤネルトランジスタU0はオンし、第３
図ｃに示すノードn0を高電位レベル２へプリチヤ
ージする。同時にＮチヤネルトランジスタUcは
オフし、第３図ｂに示すアドレスデータA1〜AL
によりＮチヤネルトランジスタT1〜TLが全てオ
ンした場合、ノードn0にプリチヤージされた電荷
が接地へ流出するのを防ぐ。
次にプリチヤージ信号の反転信号rが高電位レ
ベルとなる非プリチヤージt2においては、Ｐチヤ
ネルトランジスタU0はオフし、Ｎチヤネルトラ
ンジスタUcはオンする。Ｎチヤネルトランジス
タT1〜TLは、それぞれ、アドレスデータA1〜AL
が高電位レベルのときオンし、低電位レベルのと
きオフするから、アドレスデータA1〜ALがすべ
て高電位レベルならば非プリチヤージ時t2におい
てＮチヤネルトランジスタT1〜TLおよびUcがす
べてオンし、ノードn0にプリチヤージ時t1にプリ
チヤージされた電荷は接地へ放電されノードn0は
低電位レベル１となり、第３図ｄに示すインバー
タIvの出力は高電位レベル３となる。この状態を
選択状態と呼ぶ。また、アドレスデータA1〜AL
のうちひとつでも低電位レベルであれば、Ｎチヤ
ネルトランジスタT1〜TLのうちその低電位レベ
ルとなつたアドレスデータに対応するＮチヤネル
トランジスタがオフしているので、プリチヤージ
時t1にノードn0にプリチヤージされた電荷は非プ
リチヤージ時t2になつても放電されず、ノードn0
は高電位レベル２のままであり、インバータIvの
出力は低電位レベル４となる。この状態を非選択
状態と呼ぶ。
ベルとなる非プリチヤージt2においては、Ｐチヤ
ネルトランジスタU0はオフし、Ｎチヤネルトラ
ンジスタUcはオンする。Ｎチヤネルトランジス
タT1〜TLは、それぞれ、アドレスデータA1〜AL
が高電位レベルのときオンし、低電位レベルのと
きオフするから、アドレスデータA1〜ALがすべ
て高電位レベルならば非プリチヤージ時t2におい
てＮチヤネルトランジスタT1〜TLおよびUcがす
べてオンし、ノードn0にプリチヤージ時t1にプリ
チヤージされた電荷は接地へ放電されノードn0は
低電位レベル１となり、第３図ｄに示すインバー
タIvの出力は高電位レベル３となる。この状態を
選択状態と呼ぶ。また、アドレスデータA1〜AL
のうちひとつでも低電位レベルであれば、Ｎチヤ
ネルトランジスタT1〜TLのうちその低電位レベ
ルとなつたアドレスデータに対応するＮチヤネル
トランジスタがオフしているので、プリチヤージ
時t1にノードn0にプリチヤージされた電荷は非プ
リチヤージ時t2になつても放電されず、ノードn0
は高電位レベル２のままであり、インバータIvの
出力は低電位レベル４となる。この状態を非選択
状態と呼ぶ。
以上のように、このデコーダ回路はアドレスデ
ータA1〜ALにより選択または非選択状態となり、
インバータIvはそれぞれ高電位レベル３または低
電位レベル４を出力する。プリチヤージ時t1にお
いては、ＮチヤネルトランジスタT1〜TLのうち
オフしているＮチヤネルトランジスタで最も右側
（ノードn0側）にあるものの右側のノードは全て
プリチヤージされる。たとえば、アドレスデータ
AL-2のみが低電位レベルでアドレスデータA1〜
AL-3，AL-1，ALが高電位レベルである非選択状
態の場合、ＮチヤネルトランジスタT1〜TLのう
ちTL-2のみオフで他はオンであるので、プリチ
ヤージ時t1においては、ノードn0はＰチヤネルト
ランジスタU0より直接プリチヤージされ、ノー
ドn1〜nL-3は、それぞれのノードとノードn0間に
あるオンしているｎチヤネルトランジスタT1〜
TL-3を介してプリチヤージされる。
ータA1〜ALにより選択または非選択状態となり、
インバータIvはそれぞれ高電位レベル３または低
電位レベル４を出力する。プリチヤージ時t1にお
いては、ＮチヤネルトランジスタT1〜TLのうち
オフしているＮチヤネルトランジスタで最も右側
（ノードn0側）にあるものの右側のノードは全て
プリチヤージされる。たとえば、アドレスデータ
AL-2のみが低電位レベルでアドレスデータA1〜
AL-3，AL-1，ALが高電位レベルである非選択状
態の場合、ＮチヤネルトランジスタT1〜TLのう
ちTL-2のみオフで他はオンであるので、プリチ
ヤージ時t1においては、ノードn0はＰチヤネルト
ランジスタU0より直接プリチヤージされ、ノー
ドn1〜nL-3は、それぞれのノードとノードn0間に
あるオンしているｎチヤネルトランジスタT1〜
TL-3を介してプリチヤージされる。
〔発明が解決しようとする問題点〕
従来のデコーダ回路は以上のように構成されて
いたので、アドレスデータのビツト数が増え直列
接続されるトランジスタの数が多くなると、これ
らのトランジスタのオン時のソース・ドレイン間
の抵抗分のため、プリチヤージ時においてノード
n0より遠い所のトランジスタ間の接続点のノード
のプリチヤージに時間がかかり長いプリチヤージ
時間を必要とした。また十分なプリチヤージ時間
が取れないと、各接続点ノードが十分にプリチヤ
ージされないため、非プリチヤージ時においてノ
ードn0の電位が低下し、インバータIvのしきい値
電圧より低くなると非選択状態であつても選択状
態とみなすような誤動作をしてしまうなどの問題
があつた。
いたので、アドレスデータのビツト数が増え直列
接続されるトランジスタの数が多くなると、これ
らのトランジスタのオン時のソース・ドレイン間
の抵抗分のため、プリチヤージ時においてノード
n0より遠い所のトランジスタ間の接続点のノード
のプリチヤージに時間がかかり長いプリチヤージ
時間を必要とした。また十分なプリチヤージ時間
が取れないと、各接続点ノードが十分にプリチヤ
ージされないため、非プリチヤージ時においてノ
ードn0の電位が低下し、インバータIvのしきい値
電圧より低くなると非選択状態であつても選択状
態とみなすような誤動作をしてしまうなどの問題
があつた。
本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、直列のMOSト
ランジスタが多数になつても、各トランジスタ間
の接続点のノードを迅速にプリチヤージできるデ
コーダ回路を提供することにある。
あり、その目的とするところは、直列のMOSト
ランジスタが多数になつても、各トランジスタ間
の接続点のノードを迅速にプリチヤージできるデ
コーダ回路を提供することにある。
このような目的を達成するために本発明は、直
列に接続された複数のMOSトランジスタと同一
の型のチヤネルを有しMOSトランジスタの接続
点のうちの１以上の接続点に接続されたMOSト
ランジスタから成るプリチヤージ回路を設けるよ
うにしたものである。
列に接続された複数のMOSトランジスタと同一
の型のチヤネルを有しMOSトランジスタの接続
点のうちの１以上の接続点に接続されたMOSト
ランジスタから成るプリチヤージ回路を設けるよ
うにしたものである。
本発明においては、直列に接続されたMOSト
ランジスタの接続点のノードは、このMOSトラ
ンジスタと同一の型のMOSトランジスタにより
プリチヤージされる。
ランジスタの接続点のノードは、このMOSトラ
ンジスタと同一の型のMOSトランジスタにより
プリチヤージされる。
第１図に本発明に係わるデコーダ回路の一実施
例を示す。第１図におて、Na，Nbはプリチヤー
ジ信号Prが入力される入力端子、UL-2，UL-4は、
それぞれ、プリチヤージ信号Prをゲート入力と
し、ドレインが電源、ソースがノードnL-2，nL-4
に接続され、ノードnL-2，nL-4をプリチヤージす
るＮチヤネルトランジスタである。第１図におい
て第２図と同一部分又は相当部分には同一符号が
付してある。
例を示す。第１図におて、Na，Nbはプリチヤー
ジ信号Prが入力される入力端子、UL-2，UL-4は、
それぞれ、プリチヤージ信号Prをゲート入力と
し、ドレインが電源、ソースがノードnL-2，nL-4
に接続され、ノードnL-2，nL-4をプリチヤージす
るＮチヤネルトランジスタである。第１図におい
て第２図と同一部分又は相当部分には同一符号が
付してある。
このように構成されたデコーダ回路の動作につ
いて説明する。まず、入力端子Na，Nbに入力さ
れるプリチヤージ信号Prが高電位レベル、プリチ
ヤージ信号の反転信号rが低電位レベルとなるプ
リチヤージ時においては、プリチヤージのための
ＰチヤネルトランジスタU0およびＮチヤネルト
ランジスタUL-2，UL-4はオンし、それぞれ、ノ
ードn0およびノードnL-2，nL-4をプリチヤージす
る。ただしこの場合、ノードn0は電源と同じ高電
位レベルへチヤージアツプされるが、ノード
nL-2，nL-4はこれをプリチヤージするトランジス
タUL-2，UL-4がＮチヤネルであるために電源の
電位レベルよりこのＮチヤネルトランジスタ
UL-2，UL-4のしきい値電圧分だけ低い電圧にチ
ヤージアツプされる。また、プリチヤージ時にお
いては、ＮチヤネルトランジスタUcをオフし、
各ノードにプリチヤージされた電荷が接地へ流出
されるのを防ぐ。
いて説明する。まず、入力端子Na，Nbに入力さ
れるプリチヤージ信号Prが高電位レベル、プリチ
ヤージ信号の反転信号rが低電位レベルとなるプ
リチヤージ時においては、プリチヤージのための
ＰチヤネルトランジスタU0およびＮチヤネルト
ランジスタUL-2，UL-4はオンし、それぞれ、ノ
ードn0およびノードnL-2，nL-4をプリチヤージす
る。ただしこの場合、ノードn0は電源と同じ高電
位レベルへチヤージアツプされるが、ノード
nL-2，nL-4はこれをプリチヤージするトランジス
タUL-2，UL-4がＮチヤネルであるために電源の
電位レベルよりこのＮチヤネルトランジスタ
UL-2，UL-4のしきい値電圧分だけ低い電圧にチ
ヤージアツプされる。また、プリチヤージ時にお
いては、ＮチヤネルトランジスタUcをオフし、
各ノードにプリチヤージされた電荷が接地へ流出
されるのを防ぐ。
次にプリチヤージ信号Prが低電位レベルとなる
非プリチヤージ時においては、プリチヤージのた
めのＰチヤネルトランジスタU0およびＮチヤネ
ルトランジスタUL-2，UL-4はオフし、Ｎチヤネ
ルトランジスタUcはオンする。以降の動作は従
来例と同様である。
非プリチヤージ時においては、プリチヤージのた
めのＰチヤネルトランジスタU0およびＮチヤネ
ルトランジスタUL-2，UL-4はオフし、Ｎチヤネ
ルトランジスタUcはオンする。以降の動作は従
来例と同様である。
このような動作により、各ノードのプリチヤー
ジを迅速に行ない、直列接続されるトランジスタ
が多数になつても短時間に確実にプリチヤージが
でき、誤動作を防ぐ効果がある。
ジを迅速に行ない、直列接続されるトランジスタ
が多数になつても短時間に確実にプリチヤージが
でき、誤動作を防ぐ効果がある。
また本実施例においては、デコーダ回路を構成
する直列接続されたトランジスタとしてＮチヤネ
ルトランジスタを用いた回路を示したが、これを
Ｐチヤネルトランジスタで構成されたデコーダ回
路に適用しても同様の効果がある。
する直列接続されたトランジスタとしてＮチヤネ
ルトランジスタを用いた回路を示したが、これを
Ｐチヤネルトランジスタで構成されたデコーダ回
路に適用しても同様の効果がある。
以上説明したように本発明は、デコーダ回路を
構成する直列接続されたトランジスタ間の接続点
としてのノードに、このトランジスタと同じ型の
チヤネルのトランジスタで構成したプリチヤージ
回路を接続するようにしたので、集積回路化する
場合に面積の増加を最小限に押さえ、各ノードの
プリチヤージを迅速に行ない、直列接続されるト
ランジスタが多数になつても短時間に確実にプリ
チヤージができ、誤動作を防ぐ効果がある。
構成する直列接続されたトランジスタ間の接続点
としてのノードに、このトランジスタと同じ型の
チヤネルのトランジスタで構成したプリチヤージ
回路を接続するようにしたので、集積回路化する
場合に面積の増加を最小限に押さえ、各ノードの
プリチヤージを迅速に行ない、直列接続されるト
ランジスタが多数になつても短時間に確実にプリ
チヤージができ、誤動作を防ぐ効果がある。
第１図は本発明に係わるデコーダ回路の一実施
例を示す回路図、第２図は従来のデコーダ回路の
回路図、第３図はその動作を説明するためのタイ
ミング図である。 N0，Na，Nb，Nc，N1〜NL……入力端子、U0
……Ｐチヤネルトランジスタ、UL-4，UL-2、Uc，
T1〜TL……Ｎチヤネルトランジスタ、n0〜nL…
…ノード、Iv……インバータ。
例を示す回路図、第２図は従来のデコーダ回路の
回路図、第３図はその動作を説明するためのタイ
ミング図である。 N0，Na，Nb，Nc，N1〜NL……入力端子、U0
……Ｐチヤネルトランジスタ、UL-4，UL-2、Uc，
T1〜TL……Ｎチヤネルトランジスタ、n0〜nL…
…ノード、Iv……インバータ。
Claims (1)
- 【特許請求の範囲】 １ ソースとドレインが相互に直列にされた複数
のMOSトランジスタからなり各トランジスタの
ゲートにアドレス信号が入力される第１導電形
MOSトランジスタ群と、 前記第１導電形MOSトランジスタ群の一方端
に接続された第２導電形MOSトランジスタを有
する第１プリチヤージ回路と、 前記第１導電形MOSトランジスタ群のトラン
ジスタ間の接続点に接続され第１導電形MOSト
ランジスタを有する第２プリチヤージ回路とを備
えたことを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247657A JPS61126682A (ja) | 1984-11-22 | 1984-11-22 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247657A JPS61126682A (ja) | 1984-11-22 | 1984-11-22 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126682A JPS61126682A (ja) | 1986-06-14 |
| JPH053680B2 true JPH053680B2 (ja) | 1993-01-18 |
Family
ID=17166733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247657A Granted JPS61126682A (ja) | 1984-11-22 | 1984-11-22 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126682A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024066A (ja) * | 1973-07-04 | 1975-03-14 | ||
| JPS60109926A (ja) * | 1983-11-18 | 1985-06-15 | Nec Corp | 半導体回路 |
-
1984
- 1984-11-22 JP JP59247657A patent/JPS61126682A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61126682A (ja) | 1986-06-14 |
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