JPS61128302A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS61128302A JPS61128302A JP25070884A JP25070884A JPS61128302A JP S61128302 A JPS61128302 A JP S61128302A JP 25070884 A JP25070884 A JP 25070884A JP 25070884 A JP25070884 A JP 25070884A JP S61128302 A JPS61128302 A JP S61128302A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- input data
- slave
- cpu1a
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、共通のＩ／Ｏ装置に対して、同一ユーザ命
令を実行する主従２台のＣＰＬＪを備えたプログラマブ
ル・コントローラに関する。
令を実行する主従２台のＣＰＬＪを備えたプログラマブ
ル・コントローラに関する。
（発明の概要）
この発明では、共通のＩ／Ｏ装置に対して、同一ユーザ
命令を実行する主従２台のＣＰＵを備えて、システムの
信頼性を向上させるとともに、主ＣＰＵから従ＣＰＵへ
の入力データＤＭＡ転送に際して、入力データを２以上
のグループに分割してＤＭＡ転送するとともに、各転送
グループ毎にバスチェックパターンデータを付加し、こ
れを従ＣＰＵ側にてチェックさせることにより、ＤＭＡ
転送中にパスラインにノイズ等が混入したとしても、連
続してチェック結果がエラー−と判定されない限り、シ
ステムをダウンさせないようにし、システムの信頼性を
より高めたものである。
命令を実行する主従２台のＣＰＵを備えて、システムの
信頼性を向上させるとともに、主ＣＰＵから従ＣＰＵへ
の入力データＤＭＡ転送に際して、入力データを２以上
のグループに分割してＤＭＡ転送するとともに、各転送
グループ毎にバスチェックパターンデータを付加し、こ
れを従ＣＰＵ側にてチェックさせることにより、ＤＭＡ
転送中にパスラインにノイズ等が混入したとしても、連
続してチェック結果がエラー−と判定されない限り、シ
ステムをダウンさせないようにし、システムの信頼性を
より高めたものである。
（従来技術とその問題点）
共通のＩ／Ｏ装置に対して、同一ユーザ命令を実行する
主従２台のＣＰＵを備え、常時は主ＣＰＵにて入力更新
、命令実行、出力更新処理を実行する一方、従ＣＰＬＪ
では主ＣＰＵの■／′０メモリからＤＭＡ転送された入
力データに基づいて命令実行のみを行ない、かつ主ＣＰ
、Ｕ異常時にあっては制御権を主ＣＰＵから従ＣＰＬＩ
へと自動移行させるようにすれば、この種プログラマブ
ル・」ントローラの信頼性を極めて高めることができる
。
主従２台のＣＰＵを備え、常時は主ＣＰＵにて入力更新
、命令実行、出力更新処理を実行する一方、従ＣＰＬＪ
では主ＣＰＵの■／′０メモリからＤＭＡ転送された入
力データに基づいて命令実行のみを行ない、かつ主ＣＰ
、Ｕ異常時にあっては制御権を主ＣＰＵから従ＣＰＬＩ
へと自動移行させるようにすれば、この種プログラマブ
ル・」ントローラの信頼性を極めて高めることができる
。
しかしながら、このようなシステムを構成する場合には
、主ＣＰＵのＩ／Ｏメモリから従ＣＰＵのＩ／Ｏメモリ
に封する入力データの転送を、頻繁かつ確実に行なわね
ばならず、仮に転送用バスが正常であるにも拘わらず、
ノイズ等により誤って異常と判定される場合、不用意な
システムダウンの原因となり、かえってシステムの信頼
性を低下させる結果となる。
、主ＣＰＵのＩ／Ｏメモリから従ＣＰＵのＩ／Ｏメモリ
に封する入力データの転送を、頻繁かつ確実に行なわね
ばならず、仮に転送用バスが正常であるにも拘わらず、
ノイズ等により誤って異常と判定される場合、不用意な
システムダウンの原因となり、かえってシステムの信頼
性を低下させる結果となる。
（発明の目的）
この発明の目的は、この種のダブルＣＰＵ構成のプログ
ラマブル・コントローラにおいて、主ＣｐｕｓのＩ ／
Ｏメモリから従ＣＰＬＩＩＩＩのＩ／Ｏメモリへの入
力データ転送に際して、これをより一層確実に行なうこ
とにある。
ラマブル・コントローラにおいて、主ＣｐｕｓのＩ ／
Ｏメモリから従ＣＰＬＩＩＩＩのＩ／Ｏメモリへの入
力データ転送に際して、これをより一層確実に行なうこ
とにある。
（発明の構成および効果）
この発明は上記の目的を達成するために、前記主ＣＰＵ
から従ＣＰＵへの入力デ−タ転送に際して、入力データ
を２以上のグループに分割してＤＭＡ転送するとともに
、各転送グループ毎にバスチェックパターンデータを付
加して、これを従ＣＰＵ側にてチェックすることを特徴
とするプログラマブル・コントローラを特徴とするもの
である。
から従ＣＰＵへの入力デ−タ転送に際して、入力データ
を２以上のグループに分割してＤＭＡ転送するとともに
、各転送グループ毎にバスチェックパターンデータを付
加して、これを従ＣＰＵ側にてチェックすることを特徴
とするプログラマブル・コントローラを特徴とするもの
である。
このような構成によれば、入力データは２以上のグルー
プに分割して転送され、かつデータ群毎にバスチェック
パターンデータが付加されるため、仮にノイズ等によっ
てバス異常と誤認されたとしても、その後に続くバスチ
ェックパターンデータが正常であることによって、不用
意な一システムダウンを避けることができる。
プに分割して転送され、かつデータ群毎にバスチェック
パターンデータが付加されるため、仮にノイズ等によっ
てバス異常と誤認されたとしても、その後に続くバスチ
ェックパターンデータが正常であることによって、不用
意な一システムダウンを避けることができる。
（実施例の説明）
第１図は本発明装置のハードウェア構成を示すブロック
因、第２図は同ソフトウェア構成を示すフローチャート
、第３図は入力データの転送に際して、そのグループ分
けおよびバスチェックパターンの付加状態を示すメモリ
マツプである。
因、第２図は同ソフトウェア構成を示すフローチャート
、第３図は入力データの転送に際して、そのグループ分
けおよびバスチェックパターンの付加状態を示すメモリ
マツプである。
第１図に示す如く、このプログラマフル・コントローラ
は、主従２台のＣＰＵ１ａ 、１ｂと、主従２台のユー
ザプログラムメモリ（ＵＭ）２ａ 。
は、主従２台のＣＰＵ１ａ 、１ｂと、主従２台のユー
ザプログラムメモリ（ＵＭ）２ａ 。
２ｂと、主従２台のＩ／Ｏメモリ（１／ＯＭ＞３ａ、３
ｂと、両ＣＰＵに共通とな６１／Ｏ装＠４と、ＤＭＡコ
ントローラ５とを主体として構成されている。
ｂと、両ＣＰＵに共通とな６１／Ｏ装＠４と、ＤＭＡコ
ントローラ５とを主体として構成されている。
ＣＰＵ１ａ 、ｉｂは、マイクロプロセッサおよびＲＯ
Ｍ等を主体として構成され、所定のシステムプログラム
に従って、プログラマブル・コントローラの基本動作を
制御するものである。
Ｍ等を主体として構成され、所定のシステムプログラム
に従って、プログラマブル・コントローラの基本動作を
制御するものである。
ユーザプログラムメモリ２ａ、２ｂには、ユーザが適宜
設計したラダー図プログラム等を記憶す゛るもので、こ
の装置では両ユーザプログラムメモリ２ａ、２ｂには同
一プログラムが記憶されている。
設計したラダー図プログラム等を記憶す゛るもので、こ
の装置では両ユーザプログラムメモリ２ａ、２ｂには同
一プログラムが記憶されている。
Ｉ／Ｏメモリ３ａ 、３ｂには、それぞれ入出力データ
エリアが設けられ、この入出力データエリアには、Ｉ／
Ｏ装Ｍ４の入出力端子に相当する各データが格納される
。
エリアが設けられ、この入出力データエリアには、Ｉ／
Ｏ装Ｍ４の入出力端子に相当する各データが格納される
。
ＤＭＡコントＯ−ラ５は、後述する主ＣＰＬ７１ａ側の
Ｉ／Ｏメモリ３ａから、従ＣＰＵＩｂ側の１／Ｏメモリ
３ｂへと入力データを転送する際にその制御のために使
用されるものである。
Ｉ／Ｏメモリ３ａから、従ＣＰＵＩｂ側の１／Ｏメモリ
３ｂへと入力データを転送する際にその制御のために使
用されるものである。
主ＣＰＵ１ａの基本的な動作は、Ｉ／Ｏメモリ４の入力
データをＤＭＡ転送によりＩ／Ｏメモリ３ａの入カニリ
アに書込み（入力更新処理）、次いでＩ／Ｏメモリ３ａ
の入出力データエリアを参照して、ユーザプログラムメ
モリ２ａに記憶されたユーザ命令を実行して、その実行
結果によりＩ／Ｏメモリ３ａの出力データを書換え（命
令実・行処理）、さらにＩ／Ｏメモリ３ａの出力データ
エリアに記憶された出力データを、Ｉ／Ｏ装置４の出力
端子へと転送する（出力更新処理）ものである。
データをＤＭＡ転送によりＩ／Ｏメモリ３ａの入カニリ
アに書込み（入力更新処理）、次いでＩ／Ｏメモリ３ａ
の入出力データエリアを参照して、ユーザプログラムメ
モリ２ａに記憶されたユーザ命令を実行して、その実行
結果によりＩ／Ｏメモリ３ａの出力データを書換え（命
令実・行処理）、さらにＩ／Ｏメモリ３ａの出力データ
エリアに記憶された出力データを、Ｉ／Ｏ装置４の出力
端子へと転送する（出力更新処理）ものである。
そして、通常のプログラマフル・コントローラの以上の
動作に加え、このＣＰＵ１ａでは、以上の一連のサイク
ルの終了とともに、Ｉ／Ｏメモリ３ａの入力データを、
ＤＭＡコントローラ５を介して従ｃｐｕｉｂ側のＩ／Ｏ
メモリ３ｂの入カニリアへとＤＭＡ転送するようにして
いる。
動作に加え、このＣＰＵ１ａでは、以上の一連のサイク
ルの終了とともに、Ｉ／Ｏメモリ３ａの入力データを、
ＤＭＡコントローラ５を介して従ｃｐｕｉｂ側のＩ／Ｏ
メモリ３ｂの入カニリアへとＤＭＡ転送するようにして
いる。
これにより、両ＣＰＵ１ａ 、１ｂ に係わるＩ／Ｏデ
ータは、常時一致した状態となり、何時いかなる詩点で
主ＣＰＬ１１ａがダウンしたとしても直らに従ＣＰＵ１
ｂへと制御権を移行可能にしているのである。
ータは、常時一致した状態となり、何時いかなる詩点で
主ＣＰＬ１１ａがダウンしたとしても直らに従ＣＰＵ１
ｂへと制御権を移行可能にしているのである。
なお、ｉｌｌ １ａ権をＣＰＵ１ａ側から、ＣＰＵ１１
）側へと移行する制御については、周知の外部サポート
回路により容易に設計することができる。
）側へと移行する制御については、周知の外部サポート
回路により容易に設計することができる。
次に、本発明の要部について、第２図のフローチャート
および第３図のメモリマツプを参照して説明する。すな
わち、前述した１／Ｏメモリ３ａからＩ／Ｏメモリ３ｂ
に対する入力データのＤＭＡ転送に際しては、第３図に
示す如く、入力データは３つのデータ群に分割され、各
データ群の末尾にバスチェックパターンデータが付加さ
れた状態でＲ分割的に行なわれる。
および第３図のメモリマツプを参照して説明する。すな
わち、前述した１／Ｏメモリ３ａからＩ／Ｏメモリ３ｂ
に対する入力データのＤＭＡ転送に際しては、第３図に
示す如く、入力データは３つのデータ群に分割され、各
データ群の末尾にバスチェックパターンデータが付加さ
れた状態でＲ分割的に行なわれる。
すなわら、第２図のフＯ−チートに示す如く、このプロ
グラマブル・コントローラが正常に動作している状態で
は主ＣＰＵ側においてはまず、入力更新、命令実行、出
力更新動作が行なわれ（ステップ／Ｏ０）、これと略同
時間帯で、従ＣＰＵ側では、命令実行処理だけが行なわ
れ（ステップ２００）、両動作終了とともに、主ｃｐｕ
のＩ／Ｏメモリ３ａから、従ＣＰＬＪのＩ／Ｏメモリ３
ｂに対して、入力データの転送処理が行なわれる（ステ
ップ／Ｏ１．２０１）。
グラマブル・コントローラが正常に動作している状態で
は主ＣＰＵ側においてはまず、入力更新、命令実行、出
力更新動作が行なわれ（ステップ／Ｏ０）、これと略同
時間帯で、従ＣＰＵ側では、命令実行処理だけが行なわ
れ（ステップ２００）、両動作終了とともに、主ｃｐｕ
のＩ／Ｏメモリ３ａから、従ＣＰＬＪのＩ／Ｏメモリ３
ｂに対して、入力データの転送処理が行なわれる（ステ
ップ／Ｏ１．２０１）。
次いで、従ＣＰＵ側においては、各入力データ群毎にそ
の末尾に付加されたバスチェックパターンデータを参照
して、予め設定されたパターンが受信されたかどうかの
チェックが行なわれ（ステップ２”０２）、その良否判
定が各入力データ群毎に行なわれる（ステップ２０３．
２Ｏ−５）。
の末尾に付加されたバスチェックパターンデータを参照
して、予め設定されたパターンが受信されたかどうかの
チェックが行なわれ（ステップ２”０２）、その良否判
定が各入力データ群毎に行なわれる（ステップ２０３．
２Ｏ−５）。
ここで、今仮に瞬時ノイズ等によって、ＤＭＡ転送中の
バスにエラーを生じたと仮定すると、何れかの入力デー
タ群の転送後に送出されたバスチェックパターンデータ
にエラーを生ずる。
バスにエラーを生じたと仮定すると、何れかの入力デー
タ群の転送後に送出されたバスチェックパターンデータ
にエラーを生ずる。
しかしながら、仮に最初の入力データ群に付加されたバ
スチェックパターンデータにエラーを生 ”じたとして
も（ステップ２０３否定）、瞬時ノイズの場合には次の
入力データ群に付加されたバスチェックパターンデータ
については正常と判定されるため（ステップ２０５肖定
）、こめような場合にはプログラマブル・コント、ロー
ラ全′体としてはシステムダウンに陥ることはなく、以
後正常に動作を継続させることができる。
スチェックパターンデータにエラーを生 ”じたとして
も（ステップ２０３否定）、瞬時ノイズの場合には次の
入力データ群に付加されたバスチェックパターンデータ
については正常と判定されるため（ステップ２０５肖定
）、こめような場合にはプログラマブル・コント、ロー
ラ全′体としてはシステムダウンに陥ることはなく、以
後正常に動作を継続させることができる。
また、仮に３分割された入力データ群のうちの何れかの
転送時に、実際にバスエラーが生じたとしても、主ＣＰ
Ｕが正常である限り、当該転送された入力データ群に限
りエラーを売じ讐いるだけであるから、次のサイクルの
ＤＭＡ転送に際して、［、−’Ｏメモリ３ｂのデータは
正常に出換えられることとなるため、仮にこのように実
際のエラーが生じたとしても、それが連続的に継続しな
い限りにおいては、プログラマブル・コントローラ全体
としてはシステムダウンを生ずることがなく、より信頼
性の高いシステムを構成することができる。
転送時に、実際にバスエラーが生じたとしても、主ＣＰ
Ｕが正常である限り、当該転送された入力データ群に限
りエラーを売じ讐いるだけであるから、次のサイクルの
ＤＭＡ転送に際して、［、−’Ｏメモリ３ｂのデータは
正常に出換えられることとなるため、仮にこのように実
際のエラーが生じたとしても、それが連続的に継続しな
い限りにおいては、プログラマブル・コントローラ全体
としてはシステムダウンを生ずることがなく、より信頼
性の高いシステムを構成することができる。
これに対して、３分割されて転送された入力データ群の
何れもがバスエラーを生じた場合にはくステップ２０５
否定）、これに応じて従ＣＰＵの動作が停止するととも
に、その信号は主ＣＰＵ側へも送られ、主ＣＰＵ側にお
いてもこれを検知することによって（ステップ／Ｏ２肖
定）、両ＣＰＵをシステムダウンさせ、異常事態を回避
させることが可能１となる。
何れもがバスエラーを生じた場合にはくステップ２０５
否定）、これに応じて従ＣＰＵの動作が停止するととも
に、その信号は主ＣＰＵ側へも送られ、主ＣＰＵ側にお
いてもこれを検知することによって（ステップ／Ｏ２肖
定）、両ＣＰＵをシステムダウンさせ、異常事態を回避
させることが可能１となる。
第１図は本発明実施例装冒のハードウェア構成を示すブ
ロック図、第２図は同ソアトウエア構成を示すフローチ
ャート、第３図は入力データの転送態様を示すメモリマ
ツプである。 １ａ 、１ｂ ・ＣＰＵ
ロック図、第２図は同ソアトウエア構成を示すフローチ
ャート、第３図は入力データの転送態様を示すメモリマ
ツプである。 １ａ 、１ｂ ・ＣＰＵ
Claims (1)
- （１）共通のＩ／Ｏ装置に対して、同一ユーザ命令を実
行する主従２台のＣＰＵを備え、常時は主ＣＰＵにて入
力更新、命令実行、出力更新処理を実行する一方、従Ｃ
ＰＵでは主ＣＰＵのＩ／ＯメモリからＤＭＡ転送された
入力データに基づいて命令実行処理のみを行ない、かつ
主ＣＰＵ異常時にあっては、制御権を主ＣＰＵから従Ｃ
ＰＵへと自動移行させるようにしたプログラマブル・コ
ントローラにおいて； 前記主ＣＰＵから従ＣＰＵへの入力データ転送に際して
、入力データを２以上のグループに分割してＤＭＡ転送
するとともに、各転送グループ毎にバスチェックパター
ンデータを付加して、これを従ＣＰＵ側にてチェックす
ることを特徴とするプログラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250708A JPH0630002B2 (ja) | 1984-11-28 | 1984-11-28 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250708A JPH0630002B2 (ja) | 1984-11-28 | 1984-11-28 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128302A true JPS61128302A (ja) | 1986-06-16 |
| JPH0630002B2 JPH0630002B2 (ja) | 1994-04-20 |
Family
ID=17211863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250708A Expired - Lifetime JPH0630002B2 (ja) | 1984-11-28 | 1984-11-28 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630002B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7991286B2 (en) | 2007-03-16 | 2011-08-02 | Fujitsu Limited | Optical transmission apparatus |
| US8005357B2 (en) | 2007-03-16 | 2011-08-23 | Fujitsu Limited | Optical transmission apparatus |
| JP2013235300A (ja) * | 2012-03-26 | 2013-11-21 | Fanuc Ltd | 安全信号処理システム |
| CN115952111A (zh) * | 2022-12-29 | 2023-04-11 | 苏州盛科科技有限公司 | 一种aps切换方法、装置、电子设备及计算机可读存储介质 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114632A (en) * | 1977-03-17 | 1978-10-06 | Toshiba Corp | Data highway system |
| JPS5510614A (en) * | 1978-07-07 | 1980-01-25 | Toshiba Corp | Controller |
| JPS5750039A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Computer system |
-
1984
- 1984-11-28 JP JP59250708A patent/JPH0630002B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114632A (en) * | 1977-03-17 | 1978-10-06 | Toshiba Corp | Data highway system |
| JPS5510614A (en) * | 1978-07-07 | 1980-01-25 | Toshiba Corp | Controller |
| JPS5750039A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Computer system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7991286B2 (en) | 2007-03-16 | 2011-08-02 | Fujitsu Limited | Optical transmission apparatus |
| US8005357B2 (en) | 2007-03-16 | 2011-08-23 | Fujitsu Limited | Optical transmission apparatus |
| JP2013235300A (ja) * | 2012-03-26 | 2013-11-21 | Fanuc Ltd | 安全信号処理システム |
| CN115952111A (zh) * | 2022-12-29 | 2023-04-11 | 苏州盛科科技有限公司 | 一种aps切换方法、装置、电子设备及计算机可读存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630002B2 (ja) | 1994-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |