JPS61131027A - Ａ／ｄ変換デ−タ記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、Ａ／Ｄ変換器によりアナログ値をディジタル
値に変換した場合、変換されたディジタル値をメモリに
収納するためのＡ／Ｄ変換変換データ記録装置間する。

〔発明の背景〕

コンビエータでは、入力されたアナログ値をＡ／Ｄ変換
器によりディジタル値に変換し、この変換されたディジ
タル値をメモリに収納しておき、必要時にこれをとり出
して所要の演算に使用する動作がおこなわれる。このよ
うな動作のうち、Ａ／Ｄ変換器により得られたディジタ
ル値をメモリに収納する動作を図により説明する。

第４図はマイクロコンピュータのシステム構成図である
０図で、１は各種の演算、制御を行なうＣＰＵ　（中央
処理装置）、２はＣＰＵＩの動作の手順を記憶するＲＯ
Ｍ（リード・オンリ・メモリ）、３はとり入れられたデ
ータや演算、制御の結果を記憶するＲＡＭ　（ランダム
・アクセス・メモリ）、４は入力されたアナログ値ａを
ディジタル値に変換するＡ／Ｄ変換器である。これらＲ
ＯＭ２．ＲＡＭ３およびＡ／Ｄ変換器４と、ＣＰ　Ｕ　
１との間は、アドレスバス、データバスおよびコントロ
ールバスで接続されており、ＣＰ　ＩＪ　１はこれらの
バスを用いてＲＯＭ２．ＲＡＭ３．Ａ／Ｄ変換器４の間
における信号の授受を行なう。

ここで、ＣＰＵＩとＡ／Ｄ変換器４との間の信号の授受
について、第５図および第６図（ａ）乃至（ｃ）を参照
しながら説明する。第５図はＣＰＵ１とＡ／Ｄ変換器４
のシステム構成図であり、第６図（ａ）乃至（Ｃ）はＣ
ＰＵＩとＡ／Ｄ変換器４の動作を示すタイムチャートで
ある。図中、ａはＡ／Ｄ変換器４に入力されるアナログ
値、ＳはＣＰＵＩからＡ／Ｄ変換データ記憶装置４に出
力される変換指令信号、ｅはＡ／Ｄ変換器４からＣＰＵ
Ｉに出力される変換終了信号、ｄはＡ／Ｄ変換器４で変
換されたディジタルデータである。

ＲＯＭ２において、手順がアナログ値ａの取り入れに至
ると、ＣＰＵＩはこれに従ってＡ／Ｄ変換器４に対して
第６図（ａ）に示すように変換指令信号Ｓを出力する。

Ａ／Ｄ変換器４は信号３の立下りによりそのとき入力さ
れたアナログ値ａをディジタル値に変換する変換作業を
開始し、所要の変換時間（通常、積分型で数ｍ５ｅｃ　
、逐次比較型で数１０μｓｅｃ　）後、第６図（ｂ）に
示すようにディジタルデータｄが確定する。この確定の
期間内において、Ａ／Ｄ変換器４はＣＰＵＩに対して第
６図（ｃ）に示すように変換終了信号ｅを出力する。な
お、第６図（ｂ）、（Ｃ）から明らかなように、変換さ
れたディジタルデータｄは、変換終了信号ｅの出力の前
の時間ｔ０から出力の後の時間ｔ６°の間確定している
。

ＣＰＵ１は変換終了信号ｅをうけると、これをＲＯＭ２
に伝達し、ＲＯＭ２の手順は変換されたディジタルデー
タｄのとり入れに移る。ＣＰＵＩはこれを読み取り、Ａ
／Ｄ変換器４からディジタルデータをとり入れ、これを
指定のメモリに収納する。

以上がＣＰＵＩとＡ／Ｄ変換器４との間の変換および変
換データのとり入れ動作である。ところ　　　　　　１
で、近年、Ａ／Ｄ変換器４の性能が向上し、その変換時
間が大幅に短縮され、周波数の高いアナログ入力に対し
ても充分これに追従してディジタル変換できる高速のＡ
／Ｄ変換器が使用されるようになった。そして、このよ
うな高速のＡ／Ｄ変換器を採用する場合、上記従来の手
段では、Ａ／Ｄ変換器の変換時間に比較し、ディジタル
データをメモリに収納する時間が極めて長くなり、この
高速のＡ／Ｄ変換器を有効に使用できないという問題が
生じていた。

この問題を解決するため、ＣＰＵＩを介さず、Ａ／Ｄ変
換器４のディジタルデータを直接ＲＡＭに記録する記録
装置が検討されている。このような記録装置を図により
説明する。

第７図は検討中のＡ／Ｄ変換データ記録装置のブロック
図である０図で３はＲＡＭ、４はＡ／Ｄ変換器、６は周
期Ｔの基準クロックパルスを発生するクロック信号発生
器、７はアドレスカウンタである。

ここで、上記装置の動作を、第８図（ａ）乃至（ｅ）に
示すタイムチャートを参照しながら説明する。クロック
信号発生器６からは第８図（ａ）に示すようにクロック
信号Ｃが出力される０本実施例では、このクロック信号
Ｃを第８図（Ｃ）に示すように変換指令信号として用い
、Ａ／Ｄ変換器４に入力する。Ａ／Ｄ変換器４ではクロ
ック信号Ｃの立下りにより、アナログ人力ａをディジタ
ル値に変換する変換作業が開始され、前述のようにディ
ジタル値ｄの確定期間内に第８図（ｅ）に示すように変
換終了信号ｅが出力される。

一方、クロック信号発生器６からの信号Ｃは上述のよう
に変換指令信号としてＡ／Ｄ変換器４に入力されろと同
時にアドレスカウンタ７にも入力され、このクロック信
号Ｃの入力毎にそのカウント値を１づつ増加してゆく。

今、仮にクロック信号Ｃの入力により、そのカウント値
がＯになったとすると、アドレスカウンタ７からは第８
図（ｂ）に示すようにアドレス信号ａｄがＲＡＭ３に対
して出力され、ＲＡＭ３におけるアドレスｒＡＯ００」
を指定する。なお、次のクロック信号Ｃが入力するとア
ドレスカウンタ７のカウント値は１となり、ＲＡＭ３の
アドレスｒＡＯＯＩＪが指定されることになる。

以上のように、クロック信号発生器６からクロック信号
Ｃが出力されると、このクロック信号Ｃの１サイクル間
に、Ａ／Ｄ変換器４において変換作業が行なわれ、ディ
ジタルデータｄが確定され変換終了信号ｅが出力される
とともに、ＲＡＭ３におけるアドレスｒＡＯＯＯＪが指
定される。そして、第８図（ｂ）、（ｄ）に示すように
、アドレスの指定はデータの変換が確定する以前に確定
している。Ａ／Ｄ変換器４からの変換信号ｅは、ＲＡＭ
３のイネーブル婦子に出力され、又、ディジタルデータ
ｄは、ＲＡＭ３のデータ端子に出力される。そして、変
換終了信号ｅの出力により、ＲＡＭ３はイネーブル状態
となり、ディジタルデータｄはそのとき指定されている
アドレスｒＡ０００」に記録される。同様の動作がクロ
ック信号Ｃの発生毎に繰り返され、ＲＡＭ３の各アドレ
スには順次ディジタルデータが記録されてゆく。

このように、上記の記録装置では、Ａ／Ｄ変換器４のデ
ィジタルデータを、ＣＰＵＩを介することなく、直接Ｒ
ＡＭ３に記録する手段が採られるので、前記の問題は解
決する。

しかしながら、上記の記録装置を用いてＡ／Ｄ変換デー
タを記録する場合においても、データの処理速度は、Ａ
／Ｄ変換器４Ｉ体の変換機能およびＲＡＭ３への書き込
みに要する時間により制約を受け、これらの制約により
データのサンプリング周期が決定されていた。したがっ
て、これらの制約を超えて、より細かなデータのサンプ
リングを行なうことはできなかった。

〔発明の目的〕

本発明は、このような事情に鑑みてなされたちのであり
、その目的は、データのサンプリング周期を細かくする
ことができるＡ／Ｄ変換データ記録装置を提供するにあ
る。

〔発明の概要〕

上記の目的を達成するため、本発明は、複数のＡ／Ｄ変
換装置を備えてこれら各Ａ／Ｄ変換装置　　　　　　１
に入力されるアナログ入力を所定時間ずつ順次遅延させ
、一方、信号発生装置から出力されるクロック信号を前
記各Ａ／Ｄ変換装置の変換指令信号として用いるととも
に、当該クロック信号に基づき、前記各Ａ／Ｄ変換装置
とそれぞれ接続される複数の記憶装置のアドレスを、ク
ロック信号発生毎に順次更新し、さらに、前記各Ａ／Ｄ
変換装置の変換終了信号により、変換されたディジタル
データを接続された記憶装置の更新されたアドレスに記
録することを特徴とする。

〔発明の実施例〕

以下、本発明を図示の実施例に基づいて説明する。

第１図は本発明の実施例に係るＡ／Ｄ変換データ記録装
置のブロック図である０図で、Ｌ、３ｚはＲＡＭ、４＋
、４ｔはＡ／Ｄ変換器、６はクロック信号発生器、７は
アドレスカウンタであり、これらはそれぞれ第７図に示
すものと同じである。８はアナログ人力ａを所定時間遅
延させて出力する遅延素子である。ＩはＲＡ　Ｍ　３　
ｌおよびＡ／Ｄ変換器４．で構成される第１の変換部、
■はＲＡＭ３ｔ　、Ａ／Ｄ変換器４□および遅延素子８
で構成される第２の変換部を示す。

次に、本実施例の動作を第２図に示すアナログ入力の電
圧波形図を参照しながら説明する。第１の変換部Ｉにお
ける変換および記録の動作は前述の動作と全く同じであ
る。ここで、Ａ／Ｄ変換器４１におけるアナログ人力ａ
のサンプリングは、第２図に示すように、クロック信号
Ｃの各周期の立下り時刻ｔＩｎ　　”＊＋　　ｔ３　　
・・・において行なわれ、これら各時刻におけるアナロ
グ値がディジタル値に変換されてＲＡ　Ｍ　３　Ｉの該
当するアドレスに記録される。

一方、第２の変換部■における動作は次のとおりである
。まず、アナログ人力ａは遅延素子８に°より、クロッ
ク信号Ｃの周期Ｔの半周期である時間Ｔ／２だけ遅延さ
れる。したがって、遅延素子８から出力されるアナログ
人力ａは、第２図に示す電圧曲線を時間Ｔ／２だけ右へ
ずらした曲線となる。この結果、Ａ／Ｄ変換器４！に対
して時刻ｔ、においては、時刻１．より時間Ｔ／２だけ
遅れた時刻ｔ、におけるアナログ値Ｖ！が入力されるこ
とになる。そこで、クロック信号Ｃの時刻ｔ。

における立下りにより、Ａ／Ｄ変換器４Ｉでは、そのと
きのアナログ値■、をサンプリングし、これをディジタ
ル値に変換するが、Ａ／Ｄ変換器４ｚでは、時刻ｔ２に
おけるアナログ値ｖｚをサンプリングし、これをディジ
タル値に変換する動作が行なわれる。なお、Ａ／Ｄ変換
器４□およびＲＡＭ３□の変換、記録動作は、Ａ／Ｄ変
換器４＋＋ＲＡ　Ｍ　３　ｌの変換、記録動作と同じで
ある。以上のことから、第２の変換部■では、遅延素子
８により、クロック信号Ｃの各立下り時において、その
時刻の時間Ｔ／２以前のアナログ値がサンプリングされ
ることが判る。

結局、第１の変換部Ｉに第２の変換部■を付加した本実
施例の記録装置は、実質的に、時刻ｔＩ＋”１＋　　”
２ｒ　　”４＊　　”Ｓｒ　　”ｈ＋　　・・・でサン
プリングを行うこととなり、サンプリング周期の細かさ
は２倍となる。

このように、本実施例では、アナログ入力をそのまま入
力しでサンプリングする第１の変換部と、アナログ入力
をクロック信号の１ｚ２周期だけ遅延させて入力し、サ
ンプリングする第２の変換部とを設けたので、第１の変
換部および第２の変換部を備えた本実施例の記録装置で
は、そのサンプリング周期をＴ／２とすることができ、
単独の変換部で構成された記録装置に比べ、サンプリン
グ周期を１７２だけ短かくすることができ、より細◆か
なデータを得ることができる。

なお、上記実施例の説明では、２つの変換部を設けた例
について説明したが、これに限ることはなく、３つ以上
の複数個（ｎ個）設けてそれぞれの変換部に所定時間の
遅延素子を設ければ、サンプリング周期を１／ｎに細か
くすることができる。

第３図に、第１．第２．第３の変換部を設け、第２の変
換部のアナログ入力は第１の変換部よりＭ間Ｔ／３だけ
遅延させ、第３の変換部のアナログ入力は第１の変換部
より時間２Ｔ／３だけ遅延させた場合の例が示されてい
るが、詳細な説明は省略する。

〔発明の効果〕

以上述べたように、本発明では、複数の変換部を設け、
第１の変換部に対して、他の変換部においては、遅延装
置によりアナログ入力を順次遅延させて入力し、変換、
記録を行なうようにしたので、データのサンプリング周
期を細かくすることができ、詳細なデータを収集するこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例に係るＡ／Ｄ変換データ記録装
置のブロック図、第２図および第３図はサンプリング周
期の説明図、第４図はマイクロコンピュータのシステム
構成図、第５図はＣＰＵとＡ／Ｄ変換器のブロック図、
第６図（ａ）、　　（ｂ）。 （ｃ）は第５図に示す装置の動作を説明するタイムチャ
ート、第７図は検討中のＡ／Ｄ交換データ記録装置のブ
ロック図、第８図（ａ）、　　（ｂ）。 （ｃ）、　　（ｄ）、　　（ｅ）は第７図に示す装置の
動作を説明するタイムチャートである。 ３、．３．・・・ＲＡＭ１４１，４ｚ・・・Ａ／Ｄ変換
器、６・・・クロック信号発生器、７・・・アドレスカ
ウンタ、８・・・遅延素子。 代理人　弁理士　　　武　顕次部　（ばか１名）゛第１
図 第２図 第３図 第４図 第５図 第６図 第７図 一

Claims (1)

【特許請求の範囲】
1. クロック信号を発生する信号発生器と、前記クロック信
   号によりデータ変換動作を開始する複数のＡ／Ｄ変換装
   置と、前記クロック信号に基づいて順次アドレスが更新
   されるとともに前記Ａ／Ｄ変換装置の変換終了信号によ
   り変換されたデータを更新されたアドレスに記憶する複
   数の記憶装置と、前記各Ａ／Ｄ変換装置のアナログ入力
   を順次遅延する遅延装置とで構成されていることを特徴
   とするＡ／Ｄ変換データ記録装置。